KR20090084292A

KR20090084292A - 공진형 컨버터

Info

Publication number: KR20090084292A
Application number: KR1020080010368A
Authority: KR
Inventors: 최항석
Original assignee: 페어차일드코리아반도체 주식회사
Priority date: 2008-01-31
Filing date: 2008-01-31
Publication date: 2009-08-05
Anticipated expiration: 2028-01-31
Also published as: KR101471133B1; US8085558B2; US20090196074A1

Abstract

본 발명은 공진형 컨버터에 관한 것이다.

이를 위하여, 본 발명은 제1 및 제2 스위치를 포함하고, 제1 및 제2 스위치를 교번으로 온/오프 구동시켜 입력 전압에 대응하는 제1 구형파를 생성하는 구형파 생성부, 트랜스포머의 1차측 제1 코일을 포함하며, 제1 구형파에 대응되는 공진 파형을 생성하는 공진부 및 트랜스포머의 2차측 제2 코일을 포함하며, 공진 파형에 대응되어 제2 코일에 발생되는 전류에 대응되는 전압을 출력하는 출력부를 포함하며, 구형파 생성부는, 제1 및 제2 스위치를 온/오프 구동시키되, 제2 스위치가 턴 온 상태를 유지하는 동안에 선형적으로 증가하는 제1 전압과 제2 스위치에 흐르는 전류의 시간에 대한 적분값에 대응되는 제2 전압을 제2 스위치가 턴 오프 되는 시점에 비교한 결과에 따라 제1 및 제2 스위치의 온/오프 구동 주파수를 변경시키는 펄스 주파수 변조 제어부를 포함하는 공진형 컨버터를 제공한다.

본 발명에 의하면, 안정적으로 구동되는 공진형 컨버터를 구현할 수 있다.

공진형 컨버터, 과전력

Description

공진형 컨버터 {Resonant Converter}

본 발명은 공진형 컨버터에 관한 것이다.

컨버터는 하나의 직류 전압을 하나 이상의 직류 전압으로 변환하는 장치이다. 이때, 직류 출력 전압은 입력 전압보다 크거나 또는 작은 크기를 갖는다. 이와 같은 컨버터는 파워 전자 장치들, 특히 이동 전화, 랩탑 컴퓨터 등과 같은 밧데리 파워 공급 장치들에 주로 사용된다.

공진형 컨버터(Resonant Converter)는 파워 변환 효율(Power Conversion Efficiency)을 향상시킬 수 있어 널리 이용된다.

일반적으로 공진형 컨버터는 트랜스포머(Transformer)를 포함하고, 직류 전압을 입력받는 트랜스포머의 1차측에 연결되는 두 개의 스위치(Q1, Q2)의 온/오프 구동 주파수를 조절하여 트랜스포머의 2차측에 연결되는 출력단을 통해 출력되는 직류 출력 전압을 일정하게 유지한다. 이를 위해 공진형 컨버터는 광 커플러(Opto-Coupler) 또는 션트 레귤레이터(Shunt Regulator) 등의 소자를 통해 출력부의 전압 또는 전류를 트랜스포머의 1차측에 전달하는 피드백 루프(Feedback Loop)를 포함한다.

일반적인 공진형 컨버터는 과부하 또는 출력단 단락과 같은 비정상 동작상황에서 트랜스포머의 1차측의 두 개의 스위치(Q1, Q2)의 스위칭 주파수를 조절함으로써 출력 부하측으로 전달되는 전력을 제한하여 회로 소자가 파손되는 것을 방지하는 보호 기능을 수행한다. 공진형 컨버터로 입력되는 전력은 두 개의 스위치(Q1, Q2)가 한번 온/오프 되는 짧은 기간 내에도 지속적으로 변한다. 이러한 입력 전력의 변화에 대응하여 과부하 또는 출력단 단락의 발생 여부를 파악하기 위해서, 일반적인 공진형 컨버터는 두 개의 스위치(Q1, Q2)가 한번 온/오프 되는 주기 내에 입력 전력의 평균값을 얻기 위한 저주파 통과 필터(Low pass filter)를 포함한다.

그러나, 이러한 방식으로 구동되는 일반적인 공진형 컨버터는, 저주파 통과 필터의 시간지연 때문에 순간적으로 입력단을 통해 높은 전력이 입력되는 경우, 빠르게 대응하여 입력 전력을 제한하기 힘들어 공진형 컨버터의 구동 안정성이 저해되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 과부하 상황이나 출력단 단락과 같은 비정상 동작상황에서 회로 소자의 손상없이 안정적으로 구동되는 공진형 컨버터를 제공하는 것이다.

본 발명의 특징에 따른 공진형 컨버터는, 제1 및 제2 스위치를 포함하고, 상기 제1 및 제2 스위치를 교번으로 온/오프 구동시켜 입력 전압에 대응하는 제1 구형파를 생성하는 구형파 생성부, 트랜스포머의 1차측 제1 코일을 포함하며, 상기 제1 구형파에 대응되는 공진 파형을 생성하는 공진부 및 상기 트랜스포머의 2차측 제2 코일을 포함하며, 상기 공진 파형에 대응되어 상기 제2 코일에 발생되는 전류에 대응되는 전압을 출력하는 출력부를 포함하며, 상기 구형파 생성부는, 상기 제1 및 제2 스위치를 온/오프 구동시키되, 상기 제2 스위치가 턴 온 상태를 유지하는 동안에 선형적으로 증가하는 제1 전압과 상기 제2 스위치에 흐르는 전류의 시간에 대한 적분값에 대응되는 제2 전압을 상기 제2 스위치가 턴 오프 되는 시점에 비교한 결과에 따라 상기 제1 및 제2 스위치의 온/오프 구동 주파수를 변경시키는 펄스 주파수 변조 제어부를 포함한다.

본 발명의 특징에 따르면, 과부하 상황이나 출력단 단락과 같은 비정상 동작상황에서 순간적으로 높은 전력이 입력되는 경우에도 회로의 파손을 방지할 수 있 는 공진형 컨버터를 구현할 수 있다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

이제 본 발명의 실시예에 따른 공진형 컨버터에 대하여 도면을 참고로 하여 상세하게 설명한다.

도 1은 본 발명의 실시예에 따른 공진형 컨버터의 전체 구성을 도시한 도면이다.

도 1에 도시한 바와 같이, 본 발명의 실시예에 따른 공진형 컨버터는 구형파 생성부(100), 공진부(200), 출력부(300) 및 피드백 회로부(400)를 포함한다.

구형파 생성부(100)는 PFM 제어부(110), 스위치(Q1, Q2) 및 저항(Rsense, R3, R4)를 포함하며, 스위치(Q1, Q2)의 온/오프에 대응하는 구형파를 생성한다.

스위치(Q1)는 일단이 입력 전압(Vin) 입력단의 일단과 인덕터(Lr)의 접점에 연결된다. 스위치(Q2)는 일단이 스위치(Q1)의 타단과 커패시터(Cr)의 접점에 연결되고, 타단은 저항(Rsense)의 일단과 연결된다. 저항(Rsense)의 타단은 입력 전압(Vin) 입력단의 타단과 접지단의 접점에 연결된다. 저항(R3) 및 저항(R4)는 스위치(Q1)의 일단과 접지단 사이에 연결된다.

PFM 제어부(110)는 피드백 신호(Vfb), 전압(V2) 및 전압(Vsense)에 대응되는 펄스 주파수 변조(Pulse Frequency Modulation) 신호를 생성하여 스위치(Q1, Q2)의 온/오프를 제어하는 제어 신호(Vgs1, Vgs2)를 출력한다.

여기에서, PFM 제어부(110)는 두 개의 스위치(Q1, Q2)를 교번하여 온/오프 구동시킨다. 또한, PFM 제어부(110)는 두 개의 스위치(Q1, Q2) 각각의 듀티 사이클이 모두 50%가 되도록 구동시킨다. 이때, PFM 제어부(110)는 제어 신호(Vgs1)와 제어 신호(Vgs2) 사이에 수백 ns 의 데드 타임(dead time)을 두어 스위치(Q1)와 스위치(Q2)가 동시에 턴 온 상태가 되지 않도록 함으로써 암 단락(arm-short) 현상에 의한 관통전류를 방지함은 물론, 스위치(Q1, Q2)가 영전압 스위칭(Zero Voltage Switching; ZVC)을 수행하도록 한다. 여기에서, 데드 타임이란 스위치(Q1)와 스위치(Q2)를 모두 턴 오프 상태로 유지하는 기간을 의미한다.

또한, 전압(V2)은 입력 전압(Vin)에 대응되어 저항(R3)과 저항(R4)의 접점에 인가되는 전압이고, 전압(Vsense)은 스위치(Q2)의 온/오프 구동에 따라 스위치(Q2)의 드레인에서 소스로 흐르는 전류(Ids)에 대응되어 저항(Rsense)의 일단에 인가되 는 전압이다.

여기에서, 본 발명의 실시예에 따른 PFM 제어부(110)가 피드백 회로부(140)로부터 입력되는 피드백 신호(Vfb)에 따라 두 개의 스위치(Q1, Q2)의 온/오프 주파수인 펄스 주파수를 변조(Pulse Frequency Modulation)하는 것은 출력부(300)를 통해 출력되는 전압(Vo)의 크기를 일정하게 유지하기 위한 것이다.

한편, 본 발명의 실시예에 따른 PFM 제어부(110)는 스위치(Q2)가 턴 온 되었다가 턴 오프 될 때마다 한번씩 전압(V2)과 전압(Vsense)의 크기를 비교한다. PFM 제어부(110)는 전압(V2)이 전압(Vsense)에 비해 작으면 과전력(Over power)이 입력되었다고 판단하고, 과전력의 입력으로 인해 출력부(300)로 과전력이 전달되는 것을 방지하기 위해 두 개의 스위치(Q1, Q2)의 온/오프 주파수를 높게 변조시킨다. 즉, 본 발명의 실시예에 따른 공진형 컨버터는 종래 저주파 통과 필터를 이용하던 일반적인 공진형 컨버터에 비해 과전력의 입력에 대응하는 속도가 빠르고, 이로 인해 보다 안정적으로 구동되는 공진형 컨버터를 구현할 수 있다.

공진부(200)는 인덕터(Lr, Lm), 트랜스포머의 1차 코일(L1) 및 커패시터(Cr)를 포함하며, 구형파 생성부(100)에서 생성되는 구형파를 공진시켜 생성되는 공진 전류 중 일부를 출력부(300)로 전달한다. 여기에서, 인덕터(Lm)는 트랜스포머의 1차 코일(L1)의 양단에 발생하는 기생 인덕턴스 성분이다. 보다 구체적으로, 인덕터(Lm)는 자화 인덕턴스(Magnetizing Inductance)로서, 인덕터(Lr)로 흐르는 전류(Ip) 중 트랜스포머의 1차 코일(L1)을 통해 트랜스포머의 2차 코일(L2)로 유도되는 전류(IL1)를 제외한 나머지 전류(Ip - IL1 = Im)를 커패시터(Cr)로 흐르게 하는 전류 경로를 제공하는 션트 인덕터(Shunt Inductor)로 동작한다. 즉, 인덕터(Lm)는 출력단 부하가 변하더라도 공진형 컨버터의 전압 이득이 일정하게 유지되도록 하여 부하 변동에 무관하게 거의 일정한 주파수로 출력 전압(Vo)을 제어할 수 있도록 하는 역할을 한다.

인덕터(Lr)는 일단이 스위치(Q1)의 일단에 연결된다. 트랜스포머의 1차 코일(L1)의 일단은 인덕터(Lr)의 타단에 연결된다. 커패시터(Cr)의 일단은 트랜스포머의 1차 코일(L1)의 타단에 연결되고, 타단은 스위치(Q1)과 스위치(Q2)의 접점에 연결된다. 그리고, 인덕터(Lm)는 트랜스포머의 1차 코일(L1)에 전류가 흐름에 따라 트랜스포머의 1차 코일(L1)의 양단에 형성된다. 여기에서, 인덕터(Lm)의 인덕턴스는 인덕터(Lr)의 인덕턴스에 비해 매우 크다. 예로서, 인덕터(Lm)의 인덕턴스는 인덕터(Lr)의 인덕턴스의 3 배 내지 8 배 정도가 되도록 구현될 수 있다.

피드백 회로부(400)는 포토 트랜지스터(PT), 저항(R2) 및 커패시터(C2)를 포함한다.

포토 트랜지스터(PT)는 출력부(300)의 포토 다이오드(PD)와 함께 포토 커플러(Photocoupler)를 형성하고, PFM 제어부(110)의 제1 단자(1)와 접지단 사이에 연결된다. 저항(R2)은 일단이 PFM 제어부(110)의 제1 단자(1)에 연결되고, 타단이 PFM 제어부(110)의 제2 단자(2)에 연결된다. 커패시터(C2)는 저항(R2)의 타단과 접지단 사이에 연결된다.

포토 트랜지스터(PT)는 출력부(300)의 포토 다이오드(PD)를 통해 흐르는 전류를 전달받아 구동된다. 예로서, 출력 전압(Vo)이 높아지면 커패시터(C2)에 충전 되는 피드백 전압(Vfb)이 낮아지고, 출력 전압(Vo)이 낮아지면 커패시터(C2)에 충전되는 피드백 전압(Vfb)이 높아지도록 설정될 수 있다. PFM 제어부(110)는 피드백 전압(Vfb)에 따라 스위치(Q1, Q2) 의 구동 주파수를 조절하고, 이러한 펄스 주파수 변조를 통해 출력전압(Vo)이 일정한 값으로 제어된다.

출력부(300)는 트랜스포머의 2차 코일(L2), 다이오드(D1, D2, D3, D4), 커패시터(C1), 포토 다이오드(PD), 저항(R1) 및 제너 다이오드(ZD)를 포함하며, 공진부(200)로부터 트랜스포머의 2차 코일(L2)로 유도되는 전류에 대응되는 전압(Vo)을 출력한다.

다이오드(D1)의 애노드는 트랜스포머의 2차 코일(L2)의 일단에 연결된다. 다이오드(D2)는 캐소드가 다이오드(D1)와 트랜스포머의 2차 코일(L2)의 일단의 접접에 연결되고, 애노드가 접지단에 연결된다. 다이오드(D3)의 애노드는 트랜스포머의 2차 코일(L2)의 타단에 연결되고, 캐소드는 다이오드(D1)의 캐소드에 연결된다. 다이오드(D4)의 애노드는 접지단에 연결되고, 캐소드는 트랜스포머의 2차 코일(L2)의 일단과 다이오드(D3)의 애노드의 접점에 연결된다. 커패시터(C1)는 일단이 다이오드(D3)의 캐소드에 연결되고, 타단이 접지단에 연결된다.

포토 다이오드(PD)의 애노드는 커패시터(C1)의 일단에 연결된다. 저항(R1)의 일단은 포토 다이오드(PD)의 캐소드에 연결된다. 제너 다이오드(ZD)의 캐소드는 저항(R1)의 타단에 연결되고, 애노드는 접지단에 연결된다. 여기에서, 커패시터(C1)의 양단에 걸리는 전압이 출력 전압(Vo)이며, 포토 다이오드(PD)로 흐르는 전류량은 출력 전압(Vo)의 크기에 따라 변경된다. 포토 다이오드(PD)는 피드백 회 로부(400)의 포토 트랜지스터(PT)와 함께 포토 커플러(Photocoupler)를 이루며, 피드백 회로부(400)로 출력 전압(Vo)에 대응하는 정보를 제공한다.

구형파 생성부(100)의 스위치(Q2)가 턴 온 되면, 출력부(300)의 다이오드(D2, D3)가 도통되고, 구형파 생성부(100)의 스위치(Q1)이 턴 온 되면, 출력부(300)의 다이오드(D1, D4)가 도통된다. 이로 인해, 트랜스포머의 1차 코일(L1)로부터 트랜스포머의 2차 코일(L2)로 유도되는 전류는 다이오드(D1, D2, D3, D4)를 통해 정류되어 출력된다.

참고로, 도 1에서는 도시하지 않았으나, 구형파 생성부(100)에 포함되는 두개의 스위치(Q1, Q2)는 MOSFET의 특성상 소스(Source)에 드레인(Drain) 방향으로 전류를 흐르게 하는 바디 다이오드(Body Diode)를 포함한다. 또한, 도 1에서는 구형파 생성부(100)에 포함되는 두개의 스위치(Q1, Q2)를 모두 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)으로 도시하였으나, 동일한 동작을 수행할 수 있는 다른 스위칭 소자로 대체될 수 있음은 물론이다. 참고로, 트랜스포머의 1차 코일(L1)로부터 트랜스포머의 2차 코일(L2)로 유도되는 전류는 1차 코일(L1)과 2차 코일(L2) 각각의 권선비에 비례함은 당연하다.

이하, 도 1에 나타낸 본 발명의 실시예에 따른 공진형 컨버터의 PFM 제어부(110)를 도 2 내지 도 8을 참조하여 설명한다.

도 2는 본 발명의 실시예에 따른 공진형 컨버터의 PFM 제어부(100)의 내부 구성을 개략적으로 도시한 도면이다.

도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 공진형 컨버터의 PFM 제 어부(100)는 스위칭 주파수 생성부(111), 셧 다운(Shut down) 제어 신호 생성부(112), 전력 제한부(113), 샘플/홀드 래치(114), 과전력 검출부(115), 게이트 드라이버(116, 117), 인버터(118) 및 NOR 게이트(119-1, 119-2)를 포함한다.

스위칭 주파수 생성부(111)는 피드백 회로부(400)로부터 입력되는 피드백 신호(Vfb)에 대응되는 구형파를 출력한다.

셧 다운 제어 신호 생성부(112)는 스위칭 주파수 생성부(111)로부터 출력되는 구형파와 샘플/홀드 래치(114)에서 출력되는 샘플링 신호(Vsh)를 이용하여 셧 다운 지연 신호(SD)를 생성하고, 이를 NOR 게이트(119-1, 119-2)로 출력한다.

전력 제한부(113)는 샘플/홀드 래치(114)로부터 출력되는 샘플링 신호(Vsh)의 레벨이 높아지는 경우에 피드백 회로부(400)의 커패시터(C2)에 충전되는 전압을 낮춤으로써 스위치(Q1, Q2)의 온/오프 주파수를 높이도록 동작하는데, 이에 대한 내용은 후술한다.

샘플/홀드 래치(114)는 스위칭 주파수 생성부(111)로부터 출력되는 구형파를 클록(Clock) 신호 입력단을 통해 입력받는다.

샘플/홀드 래치(114)는 과전력 검출부(115)로부터 출력되는 출력 신호(Vc)를 샘플링하여 샘플링 신호(Vsh)를 생성한다. 즉, 샘플/홀드 래치(114)는 구형파가 로우 레벨이면 이전에 샘플링하여 홀드 중인 샘플링 신호(Vsh)를 지속적으로 출력하고, 구형파가 하이 레벨로 변경되면 홀드(Hold)하고 있던 샘플링 신호 대신 과전력 검출부(115)로부터 출력되는 출력 신호(Vc)를 샘플링하여 홀드하는 한편, 홀드된 샘플링 신호(Vsh)를 출력한다.

과전력 검출부(115)는 저항(R3)과 저항(R4)의 접점에 인가되는 전압(V2)과 저항(Rsense)에 인가되는 전압(Vsense)을 이용하여 입력 전력(Pin)을 검출하고, 입력 전력의 크기에 대응되는 신호(Vc)를 출력한다.

게이트 드라이버(116)는 NOR 게이트(119-1)의 출력 신호(S1)에 대응하여 NOR 게이트(119-1)의 출력 신호(S1)가 하이 레벨이면 하이 레벨, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨이면 로우 레벨이 되는 게이트 제어 신호(Vgs1)를 생성하고, 생성된 게이트 제어 신호(Vgs1)를 스위치(Q1)의 제어 전극으로 전달함으로써 스위치(Q1)의 온/오프를 제어한다.

게이트 드라이버(117)는 NOR 게이트(119-2)의 출력 신호(S2)에 대응하여 NOR 게이트(119-2)의 출력 신호(S2)가 하이 레벨이면 하이 레벨, NOR 게이트(119-2)의 출력 신호(S2)가 로우 레벨이면 로우 레벨이 되는 게이트 제어 신호(Vgs2)를 생성하고, 생성된 게이트 제어 신호(Vgs2)를 스위치(Q2)의 제어 전극으로 전달함으로써 스위치(Q2)의 온/오프를 제어한다.

인버터(118)는 스위칭 주파수 생성부(111)로부터 출력되는 구형파를 반전시켜 NOR 게이트(119-1)로 전달한다.

NOR 게이트(119-1)는 두 개의 신호 입력단 중 하나의 신호 입력단(이하, A 입력단)을 통해 인버터(118)의 출력 신호를 입력받고, 다른 하나의 신호 입력단(이하, B 입력단)을 통해 셧 다운 지연 제어 신호(SD)를 입력받는다. NOR 게이트(119-1)는 A 입력단 및 B 입력단을 통해 입력되는 신호를 논리 연산하여 생성되는 출력 신호(S1)를 게이트 드라이버(116)로 전달한다.

NOR 게이트(119-2)는 두 개의 신호 입력단 중 하나의 신호 입력단(이하, A 입력단)을 통해 스위칭 주파수 생성부(111)로부터 출력되는 구형파를 입력받고, 다른 하나의 신호 입력단(이하, B 입력단)을 통해 셧 다운 지연 제어 신호(SD)를 입력받는다. NOR 게이트(119-2)는 A 입력단 및 B 입력단을 통해 입력되는 신호를 논리 연산하여 생성되는 출력 신호(S2)를 게이트 드라이버(117)로 전달한다.

셧 다운 제어 신호 생성부(112)는 소정 시간 이상 과전력 입력이 지속되면 셧 다운 지연 제어 신호(SD)를 하이 레벨로 변경시킨다. 셧 다운 지연 제어 신호(SD)가 하이 레벨이 되면, NOR 게이트(119-1) 및 NOR 게이트(119-2)는 모두 로우 레벨 신호를 출력하고, 이로 인해 두 개의 스위치(Q1, Q2)는 모두 턴 오프 되어 과전력 입력으로 인한 회로의 파손을 방지한다. 여기에서, 소정 시간 이상 과전력 입력되는 경우에 하이 레벨의 셧 다운 지연 제어 신호(SD)를 출력하는 셧 다운 제어 신호 생성부(112)에 대한 상세한 설명은 후술한다.

이하, 스위칭 주파수 생성부(111)에 대하여 도 3을 참조하여 설명한다.

도 3은 본 발명의 실시예에 따른 동기 정류 회로의 PFM 제어부(110)에 포함되는 스위칭 주파수 생성부(111)를 도시한 도면이다.

도 3에 도시한 것과 같이, 본 발명의 실시예에 따른 스위칭 주파수 생성부(111)는 톱니파(Saw tooth wave) 생성부(1112) 및 구형파 생성부(1114)를 포함한다.

톱니파 생성부(1112)는 종속 전류원(Ict, 2Ict), 스위치(TR1, SW), 비교기(11122) 및 커패시터(C3)를 포함한다.

비교기(11122)는 비반전 입력단(+) 및 반전 입력단(-)을 통해 각각 V3 전압 및 피드백 신호(Vfb)를 입력받고, V3 전압과 피드백 신호(Vfb)의 비교 결과를 스위치(TR1)의 제어 전극으로 출력한다.

스위치(TR1)는 일단이 Vref 전압을 공급하는 전원(Vref)에 연결되고, 타단은 비교기(11122)의 반전 입력단(-)에 연결된다.

비교기(11122)는 피드백 신호(Vfb)가 V3 이하인 경우에 스위치(TR1)를 턴 온 시키고, 피드백 신호(Vfb)가 V3에 도달하면 스위치(TR1)를 턴 오프 시키도록 동작한다. 이로 인해, Vref 전압을 공급하는 전압원(Vref)로부터 스위치(TR1)를 통해 흐르는 전류(Ict)의 양은 피드백 전압(Vfb)의 레벨에 따라 변하게 된다. 다시 말하면, 피드백 전압(Vfb)이 낮을수록 전류(Ict)의 양이 커진다.

종속 전류원(Ict)은 일단이 Vref 전압을 공급하는 전원(Vref)에 연결된다. 종속 전류원(2Ict)은 일단이 종속 전류원(Ict)의 타단에 연결된다. 스위치(SW)는 일단이 종속 전류원(2Ict)의 타단에 연결되고 타단이 접지단에 연결된다. 커패시터(C3)는 일단이 종속 전류원(Ict)과 종속 전류원(2Ict)의 접점에 연결되고, 타단이 스위치(SW)의 타단에 연결된다. 여기에서, 종속 전류원(Ict)과 종속 전류원(2Ict)의 접점이 톱니파 생성부(1112)의 출력단이다.

종속 전류원(Ict)과 종속 전류원(2Ict)은 전류(Ict)와 전류 미러의 형태로 형성된다. 이로 인해, 전압원(Vref)로부터 스위치(TR1)를 통해 흐르는 전류(Ict)와 동일한 양의 전류(Ict)가 종속 전류원(Ict)에 흐르고, 전압원(Vref)로부터 스위치(TR1)를 통해 흐르는 전류(Ict)의 2배에 해당하는 전류(2Ict)가 종속 전류 원(2Ict)에 흐른다.

스위치(SW)는 구형파 생성부(1114)의 출력 신호가 하이 레벨이면 턴 온 되고, 로우 레벨이면 턴 오프 된다. 스위치(SW)가 오프 상태를 유지하는 동안에는 종속 전류원(Ict)으로부터 흐르는 커패시터(C3)를 통해 접지단으로 형성되는 경로로 전류가 흐르게 되고, 이로 인해 거패시터(C3)에 소정의 전압이 충전된다. 반면, 스위치(SW)가 온 상태이면, 커패시터(C3)에 충전되어 있던 전압은 스위치(SW)를 통해 접지단으로 방전된다.

스위치(SW)는 구형파 생성부(1114)의 출력 신호에 의해 지속적으로 온/오프 구동되고, 이로 인해 톱니파 생성부(1112) 출력단을 통해 출력되는 전압은 전류(Ict)에 대응되는 기울기를 가지는 톱니파 신호(Vct)가 된다.

구형파 생성부(1114)는 비교기(11142, 11144) 및 SR 플립플롭(Flip-Flop, 11146)을 포함한다.

비교기(11142)는 비반전 입력단(+)을 통해 톱니파 생성부(1112)의 출력 신호인 톱니파 신호(Vct)를 입력받고 반전 입력단(-)을 통해 V5 전압을 입력받는다. 비교기(11142)는 톱니파 신호(Vct)의 레벨이 V5 전압보다 높으면 하이 레벨 신호를 출력하고, 톱니파 신호(Vct)의 레벨이 V5 전압보다 낮으면 로우 레벨 신호를 출력한다.

비교기(11144)는 비반전 입력단(+)을 통해 V4 전압을 입력받고, 반전 입력단(-)을 통해 톱니파 생성부(1112)의 출력 신호인 톱니파 신호(Vct)를 입력받는다. 비교기(11144)는 톱니파 신호(Vct)의 레벨이 V4 전압보다 높으면 로우 레벨 신호를 출력하고, 톱니파 신호(Vct)의 레벨이 V4 전압보다 낮으면 하이 레벨 신호를 출력한다. 여기에서, V4 전압은 V5 전압보다 낮은 전압이다.

SR 플립플롭(11146)은 셋단(S)을 통해 비교기(11142)의 출력 신호를 입력받고, 리셋단(R)을 통해 비교기(11144)의 출력 신호를 입력받는다. SR 플립플롭(11146)은 셋단(S) 및 리셋단(R) 입력 신호에 대응하여 비반전 출력단(Q)을 통해 구형파 신호를 출력한다.

톱니파 생성부(1112)의 스위치(SW)는 SR 플립플롭(11146)의 출력 신호에 대응하여 온/오프 구동되는데, SR 플립플롭(11146)의 출력 신호가 구형파가 되므로 스위치(SW)는 지속적으로 온/오프 동작을 반복한다.

이하, 스위칭 주파수 생성부(111)의 구동에 대하여 상세히 설명한다.

먼저, 스위치(SW)가 오프 상태라고 가정한다. 스위치(SW)는 SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호가 하이 레벨이면 턴 온되고, 로우 레벨이면 턴 오프 되므로, 이때 SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호는 로우 레벨이다.

이때, 종속 전류원(Ict)로부터 커패시터(C3)를 통해 접지단으로 흐르는 전류(Ict)에 의해 커패시터(C3)에 전압이 충전된다. 커패시터(C3)에 전압이 충전되어 톱니파 생성부(1112) 출력단의 전압이 V5 전압보다 높아짐을 감지하면 비교기(11142)의 출력 신호는 하이 레벨이 된다. 이때, 비교기(11144)의 출력 신호는 로우 레벨이 되므로, SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호는 하이 레벨로 변경된다.

SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호가 하이 레벨로 변화됨에 따라 스위치(SW)는 턴 온 된다. 이로 인해 커패시터(C3)에 충전된 전압이 낮아지게 되어 톱니파 신호(Vct)의 레벨이 하강한다. 톱니파 신호(Vct)의 레벨이 V5 전압보다 낮아지면 비교기(11142)의 출력 신호는 로우 레벨로 변한다. 이때 비교기(11144)의 출력 신호는 로우 레벨을 유지하므로 SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호는 하이 레벨을 유지한다.

스위치(SW)가 턴 온 상태를 유지하는 동안 커패시터(C3)에 충전된 전압이 지속적으로 방전되어 톱니파 신호(Vct)의 레벨이 V4 전압보다 낮아짐을 감지하면, 비교기(11144)의 출력 신호의 레벨은 하이 레벨로 변한다. 이때, 비교기(11142)의 출력 신호는 로우 레벨을 유지하므로, SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호는 로우 레벨로 변경된다.

SR 플립플롭(11146)의 비반전 출력단(Q)의 출력 신호는 로우 레벨로 변경됨에 따라 스위치(SW)는 턴 오프 되고, 다시 커패시터(C3)에 전압이 충전된다.

이상의 과정을 반복함에 따라, 톱니파 신호(Vct)는 대략 V4 전압에서 V5 전압 사이에서 소정의 기울기를 가지고 상승 및 하강하는 톱니파가 되는데, 이를 도 3에 나타내었다. 여기에서, 톱니파 신호(Vct)의 상승 및 하강 기울기는 피드백 신호(Vfb)의 레벨에 반비례한다. 다시 말하면, 스위치(Q1, Q2)의 온/오프 주파수는 피드백 신호(Vfb)의 레벨에 반비례한다.

여기에서, 피드백 신호(Vfb)의 레벨은 출력부(300) 출력단의 부하의 크기에 반비례한다. 또한, 피드백 신호(Vfb)의 레벨은 전력 제한부(113)로 입력되는 샘플 링 신호(Vsh)의 레벨에 반비례하므로, 샘플링 신호(Vsh)의 레벨과 스위치(Q1, Q2)의 온/오프 주파수는 서로 비례하게 된다.

과전력이 입력되면, 샘플링 신호(Vsh)의 레벨이 높아지고, 이때 스위치(Q1, Q2)의 온/오프 주파수는 높아지므로, 결과적으로 과전력 입력 시 회로 소자의 파손을 방지할 수 있다.

이하, 셧 다운 제어 신호 생성부(112)에 대하여 도 4를 참조하여 설명한다.

도 4는 본 발명의 실시예에 따른 동기 정류 회로의 PFM 제어부(110)에 포함되는 셧 다운 제어 신호 생성부(112)를 도시한 도면이다.

도 4에 도시한 것과 같이, 본 발명의 실시예에 따른 셧 다운 제어 신호 생성부(112)는 SR 플립플롭(1122), N 비트 카운터(1124), AND 게이트(1126) 및 비교기(1128)를 포함한다.

비교기(1128)는 비반전 입력단으로 입력되는 샘플링 신호(Vsh)와 반전 입력단으로 입력되는 접지 전압을 비교하고, 그 비교 결과에 따라 하이 레벨 또는 로우 레벨 신호를 생성하여 N 비트 카운터(1124) 및 AND 게이트(1126)로 전달한다.

비교기(1128)는 샘플링 신호(Vsh)가 접지 전압보다 높으면 하이 레벨신호를 출력하고, 샘플링 신호(Vsh)가 접지 전압보다 낮으면 로우 레벨 신호를 출력한다. 참고로, 도 4에서는 비교기(1128)를 슈미트 트리거(Schmidt Trigger)로 도시하였으나, 이와 동일한 동작을 수행할 수 있는 다른 소자로 대체될 수 있음은 물론이다.

AND 게이트(1126)는 두 개의 신호 입력단 중 하나의 신호 입력단(이하, A 입력단)을 통해 스위칭 주파수 생성부(111)로부터 출력되는 구형파를 입력받고, 다른 하나의 신호 입력단(이하, B 입력단)을 통해 비교기(1128)의 출력 신호를 입력받는다.

AND 게이트(1126)는 A 입력단 및 B 입력단을 통해 입력되는 신호를 논리 연산하여 하이 레벨 또는 로우 레벨 신호를 생성하고, 이를 N 비트 카운터(1124)로 전달한다.

N 비트 카운터(1124)는 비교기(1128)의 출력 신호를 반전 리셋 신호 입력단(/Reset)로 입력받고, AND 게이트(1126)의 출력 신호를 클록(Clock) 신호 입력단(CLK)으로 입력받는다.

즉, N 비트 카운터(1124)는 비교기(1128)의 출력 신호가 로우 레벨로 변하면 리셋되고, 비교기(1128)의 출력 신호가 로우 레벨에서 하이 레벨로 변경되면 설정된 N 개의 비트 수만큼 클록 신호 입력단(CLK)을 통해 입력되는 신호가 로우 레벨에서 하이 레벨로 토글링하는 횟수를 카운트한다. 만약, 이 횟수가 N 회에 도달하면 N 비트 카운터(1124)는 출력단(Qn)을 통해 출력되는 출력 신호를 하이 레벨로 변경한다. 여기에서, N 비트 카운터(1124)의 클록 신호 입력단(CLK)에 입력되는 신호는 AND 게이트(1126)의 출력 신호로서, AND 게이트(1126)는 비교기(1128)의 출력 신호가 하이 레벨일 때에 스위칭 주파수 생성부(111)로부터 출력되는 구형파의 신호 레벨을 그대로 출력한다.

SR 플립플롭(1122)은 셋 단(S)을 통해 N 비트 카운터(1124)의 출력 신호를 입력받고, 셋 단(S)으로 입력되는 신호와 동일한 레벨의 신호를 비반전 출력단(Q)을 통해 출력한다. 여기에서, SR 플립플롭(1122)의 출력신호가 셧 다운 지연 신 호(SD)이다.

만약, 셧 다운 지연 신호(SD)가 하이 레벨이면, 두 개의 스위치(Q1, Q2)는 모두 턴 오프 된다. 즉, 셧 다운 제어 신호 생성부(112)는 소정 시간 동안(여기에서는, 스위칭 주파수 생성부(111)로부터 출력되는 구형파가 로우 레벨에서 하이 레벨로 N회 토글링하는 기간임.) 샘플링 신호(Vsh)가 접지 전압보다 높게 유지되면, 과전력 입력이 지속되는 것으로 판단하고, 과전력 입력으로 인한 회로의 파괴를 방지하기 위해 스위치(Q1, Q2)를 모두 턴 오프 시켜 공진형 컨버터의 구동을 중지시킨다.

이하, 전력 제한부(113)에 대하여 도 5를 참조하여 설명한다.

도 5는 본 발명의 실시예에 따른 동기 정류 회로의 PFM 제어부(110)에 포함되는 전력 제한부(113)를 도시한 도면이다.

도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 전력 제한부(113)는 다이오드(D5) 및 전압/전류 변환기(1132)를 포함한다.

다이오드(D5)의 애노드는 PFM 제어부(110)의 제2 단자(2)를 통해 피드백 회로부(400)의 저항(R2)과 커패시터(C2)의 접점에 연결된다.

전압/전류 변환기(1132)는 일단이 다이오드(D5)의 캐소드와 연결되고 타단이 PFM 제어부(110)의 제7 단자(7)를 통해 접지단에 연결되는 종속 전류원(Ish)을 포함한다.

종속 전류원(Ish)은 샘플링 신호(Vsh)의 레벨에 대응되는 전류를 접지단으로 흐르게 함으로써 샘플링 신호(Vsh)와 피드백 회로부(400)의 커패시터(C2)에 충전되 는 전압을 반비례하도록 제어한다. 커패시터(C2)에 충전되는 전압이 낮아지면 톱니파 신호(Vct)의 상승 및 하강 기울기가 높아지고, 이로 인해 스위칭 주파수 생성부(111)에서 출력하는 구형파의 토글링 주파수가 높아지게 된다. 구형파가 토글링됨에 따라 스위치(Q1, Q2)가 온/오프 구동되므로, 결국 전력 제한부(113)는 샘플링 신호(Vsh)의 레벨이 상승하면 스위치(Q1, Q2)의 온/오프 구동 주파수를 높임으로써 트랜스포머의 1차 코일(L1)을 통해 트랜스포머의 2차 코일(L2)로 유도되어 출력 부하측으로 전달되는 전력을 낮추도록 동작한다.

다이오드(D5)는 전류원(Ish)로부터 피드백 회로부(400)로 흐르는 역방향 전류의 흐름을 방지하기 위한 것이다. 즉, 샘플링 신호(Vsh)의 레벨이 낮아져서 음(minus)의 레벨이 되면, 종속 전류원(Ish)은 접지단을 향해 전류를 흘려주는 것이 아니라 접지단으로부터 종속 전류원(Ish)을 통해 피드백 회로부(400)의 저항(R2)과 커패시터(C2)의 접점으로 향하는 방향으로 전류를 흘려주도록 동작한다. 이때, 다이오드(D5)의 문턱 전압에 의해 전류가 종속 전류원(Ish)으로부터 피드백 회로부(400)로 흐르지 못하도록 블로킹된다. 다시 말하면, 전력 제한부(113)는 샘플링 신호(Vsh)의 레벨이 0V보다 높은 경우, 샘플링 신호(Vsh)의 레벨에 대응되는 만큼 피드백 신호(Vfb)의 레벨을 낮출 뿐이고, 샘플링 신호(Vsh)의 레벨이 0V보다 낮은 경우에는 피드백 신호(Vfb)의 레벨을 변경시키지 않는다.

이하, 과전력 검출부(115)에 대하여 도 6을 참조하여 설명한다.

도 6은 본 발명의 실시예에 따른 동기 정류 회로의 PFM 제어부(110)에 포함되는 과전력 검출부(115)를 도시한 도면이다.

도 6에 도시한 것과 같이, 본 발명의 실시예에 따른 과전력 검출부(115)는 Vint 전압 생성부(1152), Vst 전압 생성부(1154) 및 비교 연산부(1156)를 포함한다.

Vint 전압 생성부(1152)는 전압(Vsense)과 NOR 게이트(119-1)의 출력 신호(S1)를 입력받는다. Vint 전압 생성부(1152)는 NOR 게이트(119-1)의 출력 신호(S1)가 하이 레벨에서 로우 레벨로 변경되는 시점부터 전압(Vsense)에 대응하여 증가하기 시작하고, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨에서 하이 레벨로 변경되는 시점에 급격하게 접지 전압으로 감소하는 Vint 전압을 생성한다. 즉, Vint 전압은 스위치(Q2)가 턴 온되는 시점부터 턴 오프 될 때까지 스위치(Q2)를 흐르는 전류(Ids)를 적분한 값과 같다.

Vst 전압 생성부(1154)는 입력 전압(Vin)에 대응되어 저항(R3)과 저항(R4)의 접점에 인가되는 전압(V2)과 NOR 게이트(119-1)의 출력 신호(S1)를 입력받는다. Vst 전압 생성부(1154)는 NOR 게이트(119-1)의 출력 신호(S1)가 하이 레벨에서 로우 레벨로 변경되는 시점부터 입력 전압(Vin)에 대응하여 증가하다가 NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨에서 하이 레벨로 변경되는 시점에 급격하게 접지 전압으로 감소하는 Vst 전압을 생성한다. 즉, Vst 전압 생성부(1154)에서 생성되는 Vst 전압은 일정한 기울기로 증가하다가 0V로 급격히 하강하는 톱니파 신호의 형태가 된다. 여기에서, Vst 전압의 상승 기울기는 입력 전압(Vin)의 레벨에 반비례한다.

비교 연산부(1156)는 Vint 전압 생성부(1152)로부터 출력되는 Vint 전압과 Vst 전압 생성부(1154)로부터 출력되는 Vst 전압의 크기를 비교하고, 이 비교 결과 생성되는 출력 신호(Vc)를 샘플/홀드 래치(114)로 출력한다. 보다 상세히 말하자면, 비교 연산부(1156)는 Vint 전압에서 Vst 전압을 뺄셈 연산을 수행하고, 이 뺄셈 연산을 통해 생성되는 출력 신호(Vc)를 출력한다. 즉, Vint 전압이 Vst 전압보다 높으면, 과전력 검출부(115)의 출력 신호(Vc)는 양(+)의 값이 되고, Vint 전압이 Vst 전압보다 낮으면, 과전력 검출부(115)의 출력 신호(Vc)는 음(-)의 값이 된다.

이하, Vint 전압 생성부(1152)에 대하여 도 7을 참조하여 상세히 설명한다.

도 7은 본 발명의 실시예에 따른 동기 정류 회로의 과전력 검출부(115)에 포함되는 Vint 전압 생성부(1152)를 도시한 도면이다.

도 7에 도시한 것과 같이, 본 발명의 실시예에 따른 Vint 전압 생성부(1152)는 스위치(TR2), 커패시터(C4) 및 전압/전류 변환기(Voltage to current converter, 11522)를 포함한다.

전압/전류 변환기(11522)는 스위치(Q2)가 턴 온 됨에 따라 저항(Rsense)에 인가되는 전압(Vsense)을 입력받아, 전압(Vsense)에 대응되는 전류를 출력한다.

커패시터(C4)는 전압 /전류 변환기(11522)의 출력단과 접지단 사이에 연결되고, 스위치(TR2)는 커패시터(C4)와 병렬로 연결된다.

스위치(TR2)는 NOR 게이트(119-1)의 출력 신호(S1)에 대응하여 온/오프 구동된다.

스위치(Q2)가 오프 상태일 때에 전압(Vsense)은 0V이므로, 전압/전류 변환 기(11522)로부터 출력되는 전류는 0A이고, 스위치(Q2)가 턴 온 되면, 전압(Vsense)이 높아지게 되고, 전압(Vsense)이 높아짐에 따라 전압/전류 변환기(11522)로부터 출력되는 전류가 증가하게 된다.

한편, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨이면, 즉 스위치(Q1)이 턴 오프 상태일 때에 전압/전류 변환기(11522)로부터 출력되는 전류는 전압(Vsense)에 대응되어 증가한다. 이때, 스위치(TR2)는 턴 오프 상태를 유지하므로, 전압/전류 변환기(11522)로부터 출력되는 전류가 커패시터(C4)에 충전되어 Vint 전압이 높아진다.

그리고, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨에서 하이 레벨로 변경되면, 즉 스위치(Q1)가 턴 온 상태가 되면 스위치(TR2)가 턴 온 되므로, Vint 전압은 0A로 급격히 하강한다.

이하, Vst 전압 생성부(1154)에 대하여 도 8을 참조하여 상세히 설명한다.

도 8은 본 발명의 실시예에 따른 동기 정류 회로의 과전력 검출부(115)에 포함되는 Vst 전압 생성부(1154)를 도시한 도면이다.

도 8에 도시한 것과 같이, 본 발명의 실시예에 따른 Vst 전압 생성부(1154)는 스위치(TR3), 커패시터(C5) 및 전압/전류 변환기(11542)를 포함한다.

스위치(Q1)가 턴 온 상태일 때에 전압(V2)은 0V로 유지되고, 스위치(Q2)가 턴 온 되면 전압(V2)는 상승하기 시작한다.

전압/전류 변환기(11542)는 스위치(Q2)가 턴 온 됨에 따라 상승하는 전압(V2)을 입력받아, 전압(V2)에 대응되는 전류를 출력한다.

커패시터(C5)는 전압 /전류 변환기(11542)의 출력단과 접지단 사이에 연결되고, 스위치(TR3)는 커패시터(C5)와 병렬로 연결된다.

스위치(TR3)는 NOR 게이트(119-1)의 출력 신호(S1)에 대응하여 온/오프 구동된다.

스위치(Q2)가 오프 상태일 때에 전압(V2)은 0V이므로, 전압/전류 변환기(11542)로부터 출력되는 전류는 0A이고, 스위치(Q2)가 턴 온 되면, 전압(V2)이 높아지게 되고, 전압(V2)이 높아짐에 따라 전압/전류 변환기(11542)로부터 출력되는 전류가 증가하게 된다.

한편, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨이면, 즉 스위치(Q1)이 턴 오프 상태일 때에 전압/전류 변환기(11542)로부터 출력되는 전류는 전압(V2)에 대응되어 증가한다. 이때, 스위치(TR3)는 턴 오프 상태를 유지하므로, 전압/전류 변환기(11542)로부터 출력되는 전류가 커패시터(C5)에 충전되어 Vst 전압이 높아진다.

그리고, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨에서 하이 레벨로 변경되면, 즉 스위치(Q1)가 턴 온 상태가 되면 스위치(TR3)가 턴 온 되므로, Vst 전압은 0A로 급격히 하강한다.

이하, 톱니파 생성부(1112)로부터 출력되는 톱니파 신호(Vct)와 톱니파 신호(Vct)에 대응되는 제어 신호(Vgs1), 전압(Vsense), Vst 전압, Vint 전압 및 샘플링 신호(Vsh)를 도 9를 참조하여 설명한다.

도 9는 본 발명의 실시예에 따른 동기 정류 회로의 톱니파 신호(Vct)에 대응 되는 제어 신호(Vgs1), 전압(Vsense), Vst 전압, Vint 전압 및 샘플링 신호(Vsh)를 도시한 도면이다. 참고로, 도 9에서는 스위치(Q1)이 턴 오프 되면 즉시 스위치(Q2)가 턴 온 되는 것처럼 나타내었으나, 암 단락(arm-short) 현상에 의한 관통전류의 방지 및 영전압 스위칭을 위하여 제어 신호(Vgs1)와 제어 신호(Vgs2) 사이에 데드 타임이 존재하도록 구동시켜야 함은 당연하다.

먼저, T1 시점 이전에, 톱니파 생성부(1112) 출력단을 통해 출력되는 톱니파 신호(Vct)는 V5 전압에서 V4 전압으로 하강하고, 이로 인해 비교기(11142) 및 비교기(11144)의 출력 신호는 모두 로우 레벨이 된다고 가정한다.

T1 시점은 톱니파 생성부(1112) 출력단을 통해 출력되는 톱니파 신호(Vct)가 V4 전압보다 낮게 하강한 시점이다.

톱니파 신호(Vct)가 V4 전압보다 낮게 하강함에 따라, 비교기(11142)의 출력 신호는 로우 레벨을 유지하는 반면, 비교기(11144)의 출력 신호는 하이 레벨로 변하게 되어 SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호는 로우 레벨로 변한다. 이로 인해, 제어 신호(Vgs1) 및 NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨로 변하므로, 스위치(Q1)는 턴 오프된다.

SR 플립플롭(11146)의 출력 신호가 로우 레벨로 변함에 따라 스위치(SW)가 턴 오프 되고, 이로 인해 톱니파 신호(Vct)는 상승하기 시작한다. 톱니파 신호(Vct)가 상승하여 V4 전압보다 높아지면, 비교기(11142)의 출력 신호는 로우 레벨을 유지하는 반면, 비교기(11144)의 출력 신호는 로우 레벨로 변하게 되어 SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호는 로우 레벨을 유지한다. 이로 인 해, 제어 신호(Vgs1) 및 NOR 게이트(119-1)의 출력 신호(S1)는 로우 레벨을 유지하고, 스위치(Q1)는 턴 오프 상태를 유지한다.

스위치(Q1)가 턴 오프 된 이후에, 스위치(Q2)가 영전압 스위칭을 통해 턴 온 됨에 따라 전압(Vsense)은 순간적으로 하강했다가 상승하기 시작한다. 이때, NOR 게이트(119-1)의 출력 신호(S1)가 로우 레벨이므로, 전압(Vsense)에 대응되는 Vint 전압 또한 음(-)의 레벨로 하강하였다가 상승하고, Vst 전압은 점진적으로 상승하게 된다.

T2 시점은 톱니파 신호(Vct)가 V5 전압보다 높게 상승한 시점이다.

SR 플립플롭(11146)의 출력 신호가 로우 레벨을 유지함에 따라 스위치(SW)가 턴 오프 상태를 유지하고, 이로 인해 톱니파 신호(Vct)는 지속적으로 상승하여 V5 전압보다 높아질 때까지 상승한다. 톱니파 신호(Vct)가 V5 전압보다 높아지면 비교기(11144)의 출력 신호는 로우 레벨을 유지되는 반면, 비교기(11142)의 출력 신호는 하이 레벨로 변경된다. 이로 인해, SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호는 하이 레벨로 변경된다. 또한, 제어 신호(Vgs1) 및 NOR 게이트(119-1)의 출력 신호(S1)는 하이 레벨로 변경되고, 스위치(Q1)는 턴 온 된다.

SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호가 하이 레벨로 변함에 따라 스위치(SW)가 턴 온 되고, 이로 인해 톱니파 신호(Vct)는 하강하기 시작한다. 톱니파 신호(Vct)가 하강하여 V5 보다 낮아지면, 비교기(11144)의 출력 신호는 로우 레벨을 유지하는 반면, 비교기(11142)의 출력 신호는 로우 레벨로 변하게 된다. 이때, SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호는 하이 레벨을 유지한다. 이로 인해, 제어 신호(Vgs1) 및 NOR 게이트(119-1)의 출력 신호(S1)는 하이 레벨을 유지하고, 스위치(Q1)는 턴 온 상태를 유지한다.

SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호가 로우 레벨에서 하이 레벨로 토글링하는 순간에, 샘플/홀드 래치(114)는 과전력 검출부(115)의 출력 신호(Vc)를 샘플링하여 홀드하는 한편, 홀드된 샘플링 신호(Vsh)를 출력한다. T2 시점에, Vst 전압은 Vint 전압보다 크므로, 과전력 검출부(115)의 출력 신호(Vc)는 음(minus)의 값이 된다.

한편, 샘플/홀드 래치(114)는 SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호가 로우 레벨에서 하이 레벨로 토글링할 때마다 과전력 검출부(115)의 출력 신호(Vc)를 샘플링하여 샘플링 신호(Vsh)를 생성한다. 이 때문에, T2 시점까지 샘플/홀드 래치(114)에서 출력 중이던 샘플링 신호(Vsh)의 레벨은 T2 시점 이전에 SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호가 로우 레벨에서 하이 레벨로 변경될 때의 과전력 검출부(115)의 출력 신호(Vc)를 샘플링 한 값이 된다. T2 시점 이전에 샘플/홀드 래치(114)가 샘플링 동작을 수행할 때에 Vst 전압과 Vint 전압은 도 9에 도시되어 있지 않으며, 이 때문에 과전력 검출부(115)의 출력 신호(Vc)의 레벨을 알 수 없으므로, 도 9에는 T2 시점까지 샘플/홀드 래치(114)가 출력하는 샘플링 신호(Vsh)를 도시하지 않았다. 여기에서, 비록 도 9에는 T2 시점까지 샘플/홀드 래치(114)가 출력하는 샘플링 신호(Vsh)를 도시하지는 않았으나, 샘플/홀드 래치(114)는 T2 시점 이전에 샘플링하여 홀드 중인 샘플링 신호(Vsh)를 지속적으로 출력하는 것은 물론이다.

한편, 제어 신호(Vgs)가 하이 레벨일 때에 NOR 게이트(119-1)의 출력 신호(S1)도 하이 레벨이므로 스위치(TR2, TR3)가 턴 온 되어 커패시터(C4, C5)에 충전된 전압이 방전됨에 따라 Vint 전압 및 Vst 전압은 순간적으로 0V까지 하강한다.

스위치(Q1)가 턴 온 되기 이전에 스위치(Q2)는 턴 오프 되고, 이로 인해 스위치(Q1)가 턴 온 됨에 따라 전압(Vsense)도 순간적으로 0V까지 하강한다.

T3 시점은 톱니파 신호(Vct)가 V4 전압보다 낮게 하강한 시점이다.

SR 플립플롭(11146)의 출력 신호가 하이 레벨을 유지함에 따라 스위치(SW)가 턴 온 상태를 유지하고, 이로 인해 톱니파 신호(Vct)는 지속적으로 하강하여 V4 전압보다 낮아질 때까지 하강한다. 톱니파 신호(Vct)가 V4 전압보다 낮아짐에 따라 비교기(11142)의 출력 신호는 로우 레벨을 유지하는 반면, 비교기(11144)의 출력 신호는 하이 레벨로 변하게 된다. 이때, SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호는 로우 레벨로 변경된다. 이로 인해, 제어 신호(Vgs1) 및 NOR 게이트(119-1)의 출력 신호(S1)는 로우 레벨로 변경되고, 스위치(Q1)는 턴 오프 된다.

한편, T3 시점 이후는 상술한 T1 시점 이후를 거의 동일하게 반복하며, 이하에서는 동일한 내용은 부연하여 설명하지 않고 상술한 내용과 다른 부분에 대해서만 설명한다.

T4 시점에, SR 플립플롭(11146) 비반전 출력단(Q)의 출력 신호가 로우 레벨에서 하이 레벨로 토글링함에 따라 샘플/홀드 래치(114)는 과전력 검출부(115)의 출력 신호(Vc)를 샘플링한다. 이때, Vint 전압이 Vst 전압보다 높으므로, 과전력 검출부(115)의 출력 신호(Vc)는 양(Plus)의 값이 되고, 이로 인해 샘플/홀드 래 치(114)가 샘플링하여 출력하는 샘플링 신호(Vsh)도 양(plus)의 값이 된다.

샘플링 신호(Vsh)가 양(plus)의 값으로 변경됨에 따라 셧 다운 제어 신호 생성부(112)의 비교기(1124)의 출력 신호가 로우 레벨에서 하이 레벨로 변경된다.

N 비트 카운터(1124)는 비교기(1124)의 출력 신호가 하이 레벨이 되는 시점부터 클록 신호 입력단(CLK)을 통해 입력되는 신호가 로우 레벨에서 하이 레벨로 토글링하는 횟수를 카운트하기 시작한다.

한편, 전력 제한부(113)는 샘플링 신호(Vsh)의 레벨이 높아짐에 따라 피드백 회로부(400)의 저항(R2)과 커패시터(C2)의 접점으로부터 접지단으로 흐르는 전류의 양을 증가시키고, 이로 인해 피드백 신호(Vfb)의 레벨이 낮아지게 진다. 피드백 신호(Vfb)의 하강은 스위치(TR1)을 흐르는 전류(Ict)의 양을 증가시키므로, V4 전압에서 V5 전압 사이에서 상승 및 하강하는 톱니파 신호(Vct)의 기울기가 높아진다. 결국 스위칭 주파수 생성부(111)에서 출력하는 구형파의 토글링 주파수가 높아지게 된다. 즉, Vint 전압이 Vst 전압보다 높은 경우, 스위치(Q1, Q2)의 온/오프 주파수를 높임으로써 과전력 입력으로 인한 회로 소자의 파손을 방지한다.

이후, T6 시점에, Vint 전압이 Vst 전압보다 보다 높으므로 과전력 검출부(115)의 출력 신호(Vc)는 양(plus)의 값이 되나, T4 시점에 비해 Vint 전압과 Vst 전압 간의 전압차가 적으므로, 과전력 검출부(115)의 출력 신호(Vc)는 양(plus)의 값이되, T4 시점에 비해서는 작은 값이 된다. 또한, 샘플/홀드 래치(114)가 샘플링하여 출력하는 샘플링 신호(Vsh)도 양(plus)의 값이되, T4 시점에 비해서는 작은 값이 된다.

이로 인해, T4 시점에 샘플링 신호(Vsh)가 양(plus)의 값이 됨에 따라 클록 신호 입력단(CLK)을 통해 입력되는 신호의 토글링 횟수를 카운트하기 시작한 N 비트 카운터(1124)는 클록 신호 입력단(CLK)을 통해 입력되는 신호의 토글링 횟수를 계속해서 카운트한다. 만약, 토글링 횟수가 N 회에 도달하면 N 비트 카운터(1124)는 출력단(Qn)을 통해 출력되는 출력 신호를 하이 레벨로 변경하여 두 개의 스위치(Q1, Q2)를 모두 턴 오프 시킴으로써 지속적인 과전력 입력으로 인한 회로의 파손을 방지한다.

그리고, 전력 제한부(113)는 샘플링 신호(Vsh)의 레벨이 다소 낮아짐에 따라 피드백 회로부(400)의 저항(R2)과 커패시터(C2)의 접점으로부터 접지단으로 흐르는 전류의 양을 다소 감소시키고, 이에 대응하여 피드백 신호(Vfb)의 레벨이 높아지게 진다. 피드백 신호(Vfb)의 상승은 스위치(TR1)을 흐르는 전류(Ict)의 양을 감소시키므로, V4 전압에서 V5 전압 사이에서 상승 및 하강하는 톱니파 신호(Vct)의 기울기가 낮아진다. 결국 스위칭 주파수 생성부(111)에서 출력하는 구형파의 토글링 주파수가 낮아지게 된다.

상술한 본 발명의 실시예에 따른 공진형 컨버터는 스위치(Q1)이 턴 온 될 때마다 입력 전력(Pin)의 크기에 대응되는 Vint 전압이 Vst 전압을 초과하는지의 여부를 판단하고, 이 판단 결과에 따라 스위치(Q1, Q2)의 온/오프 구동 주파수를 조절한다. 이로 인해, 일반적인 공진형 컨버터와는 달리 EMI(Electromagnetic Interference)처럼 순간적으로 높은 전력이 입력되는 경우에도 회로의 파손을 방지할 수 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

도 9는 본 발명의 실시예에 따른 동기 정류 회로의 톱니파 신호(Vct)에 대응되는 제어 신호(Vgs1), 전압(Vsense), Vst 전압, Vint 전압 및 샘플링 신호(Vsh)를 도시한 도면이다.

Claims

제1 및 제2 스위치를 포함하고, 상기 제1 및 제2 스위치를 교번으로 온/오프 구동시켜 입력 전압에 대응하는 제1 구형파를 생성하는 구형파 생성부;

트랜스포머의 1차측 제1 코일을 포함하며, 상기 제1 구형파에 대응되는 공진 파형을 생성하는 공진부; 및

상기 트랜스포머의 2차측 제2 코일을 포함하며, 상기 공진 파형에 대응되어 상기 제2 코일에 발생되는 전류에 대응되는 전압을 출력하는 출력부를 포함하며,

상기 구형파 생성부는,

상기 제1 및 제2 스위치를 온/오프 구동시키되, 상기 제2 스위치가 턴 온 상태를 유지하는 동안에 선형적으로 증가하는 제1 전압과 상기 제2 스위치에 흐르는 전류의 시간에 대한 적분값에 대응되는 제2 전압을 상기 제2 스위치가 턴 오프 되는 시점에 비교한 결과에 따라 상기 제1 및 제2 스위치의 온/오프 구동 주파수를 변경시키는 펄스 주파수 변조 제어부를 포함하는 공진형 컨버터.
제1항에 있어서,

상기 제1 전압이 상기 제2 전압보다 높으면 상기 제1 및 제2 스위치의 온/오프 구동 주파수를 높이는 공진형 컨버터.
제1항에 있어서,

상기 공진부는,

일단이 입력단에 연결되고 타단이 상기 제1 코일의 일단에 연결되는 제1 인덕터; 및

일단이 상기 제1 코일의 타단에 연결되는 제1 커패시터를 더 포함하고,

상기 구형파 생성부는,

제1단이 상기 입력단에 연결되고 제2단이 상기 제1 커패시터의 타단에 연결되는 상기 제1 스위치;

제1단이 상기 제1 스위치의 제2단에 연결되는 제2 스위치;

상기 제2 스위치와 접지단 사이에 연결되는 제1 저항; 및

상기 제1 스위치의 제1단과 접지단 사이에 직렬로 연결되는 제2 및 제3 저항

을 포함하는 공진형 컨버터.
제3항에 있어서,

상기 제1 전압은 상기 제1 저항에 인가되는 제3 전압에 대응되며, 상기 제2 전압은 상기 제2 저항과 상기 제3 저항의 접점에 인가되는 제4 전압에 대응되는 공진형 컨버터.
제4항에 있어서,

상기 펄스 주파수 변조 제어부는,

제1 레벨과 상기 제1 레벨보다 높은 제2 레벨 사이에서 토글링되는 제2 구형 파를 생성하는 스위칭 주파수 생성부;

상기 제3 및 제4 전압을 변환하여 각각 상기 제1 및 제2 전압을 생성하고, 상기 제1 및 제2 전압을 비교하여 제5 전압을 출력하는 입력 전력 검출부;

상기 제2 구형파가 상기 제1 레벨에서 상기 제2 레벨로 토글링되는 시점에 상기 제5 전압을 샘플링하여 생성되는 샘플링 신호를 출력하는 샘플/홀드 래치;

상기 샘플링 신호의 레벨에 대응하여 상기 제2 구형파의 주파수를 변경시키는 전력 제어부;

상기 제2 구형파가 상기 제1 레벨이면 상기 제2 스위치를 턴 온 시키는 제1 게이트 드라이버; 및

상기 제2 구형파가 상기 제2 레벨이면 상기 제1 스위치를 턴 온 시키는 제2 게이트 드라이버

를 포함하는 공진형 컨버터.
제5항에 있어서,

상기 펄스 주파수 변조 제어부는,

상기 제5 전압이 설정치를 초과하는 기간이 설정 기간을 초과하면 상기 제1 및 제2 스위치를 모두 턴 오프 시키는 셧 다운 제어 신호 생성부를 더 포함하는 공진형 컨버터.
제5항에 있어서,

상기 입력 전력 검출부는,

상기 제3 전압을 변환하여 상기 제2 구형파가 상기 제1 레벨을 유지하는 동안 상기 제1 저항에 흐르는 전류를 적분한 값에 대응되는 상기 제1 전압을 생성하는 제1 전압 생성부;

상기 제4 전압을 변환하여 상기 제2 구형파가 상기 제1 레벨을 유지하는 동안 상기 입력 전압의 레벨에 반비례하는 기울기로 상승하는 상기 제2 전압을 생성하는 제2 전압 생성부; 및

상기 제1 전압에서 상기 제2 전압을 뺄셈 연산하여 상기 제5 전압을 생성하는 비교 연산부를 포함하는 공진형 컨버터.
제7항에 있어서,

상기 제1 및 제2 전압은 상기 제2 구형파가 상기 제1 레벨에서 상기 제2 레벨로 변경되면 접지 전압으로 하강하는 공진형 컨버터.
제7항에 있어서,

상기 제1 전압 생성부는,

상기 제3 전압에 대응되는 제1 전류를 생성하는 제1 변환기;

상기 제1 변환기의 출력단과 접지단 사이에 연결되는 제2 커패시터; 및

상기 제2 커패시터와 병렬로 연결되며, 상기 제2 구형파에 대응되어 온/오프 구동되는 제3 스위치

를 포함하는 공진형 컨버터.
제9항에 있어서,

상기 제1 전류는 상기 제3 전압에 비례하며, 상기 제1 전압은 상기 제2 커패시터에 충전되는 전압인 공진형 컨버터.
제7항에 있어서,

상기 제4 전압 생성부는,

상기 제4 전압에 대응되는 제1 전류를 생성하는 제1 변환기;

상기 제1 변환기의 출력단과 접지단 사이에 연결되는 제2 커패시터; 및

상기 제2 커패시터와 병렬로 연결되며, 상기 제2 구형파에 대응되어 온/오프 구동되는 제3 스위치

를 포함하는 공진형 컨버터.
제11항에 있어서,

상기 제1 전류는 상기 제4 전압에 반비례하며, 상기 제2 전압은 상기 제2 커패시터에 충전되는 전압인 공진형 컨버터.
제5항에 있어서,

상기 출력부를 통해 출력되는 전압에 대응되는 피드백 전압을 상기 스위칭 주파수 생성부로 전달하되, 상기 피드백 전압에 대응되는 제6 전압이 충전되는 제2 커패시터를 포함하는 피드백 회로부를 더 포함하고,

상기 전력 제어부는,

상기 샘플링 신호에 대응되는 제1 전류를 상기 제2 커패시터로부터 접지단으로 흐르게 하는 변환기를 포함하는 공진형 컨버터.
제13항에 있어서,

상기 전력 제어부는 애노드가 상기 제2 커패시터에 연결되는 다이오드를 더 포함하고,

상기 변환기는 상기 다이오드의 캐소드와 접지단 사이에 연결되는 종속 전류원을 포함하되, 상기 종속 전류원은 상기 샘플링 신호에 비례하는 상기 제1 전류를 출력하는 공진형 컨버터.
제12항에 있어서,

상기 제1 전류는 상기 샘플링 신호의 레벨에 반비례하는 공진형 컨버터.
제15항에 있어서,

상기 제2 구형파가 상기 제1 레벨과 상기 제2 레벨 사이에서 토글링되는 주파수는 상기 피드백 전압에 대응되는 공진형 컨버터.
제16항에 있어서,

상기 제2 구형파가 상기 제1 레벨과 상기 제2 레벨 사이에서 토글링되는 주파수는 상기 피드백 전압에 반비례하는 공진형 컨버터.