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KR20090082784A - Ｎｖｒａｍ 셀을 채용한 플래쉬 메모리 장치 - Google Patents

Ｎｖｒａｍ 셀을 채용한 플래쉬 메모리 장치 Download PDF

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KR20090082784A
KR20090082784A KR1020080008731A KR20080008731A KR20090082784A KR 20090082784 A KR20090082784 A KR 20090082784A KR 1020080008731 A KR1020080008731 A KR 1020080008731A KR 20080008731 A KR20080008731 A KR 20080008731A KR 20090082784 A KR20090082784 A KR 20090082784A
Authority
KR
South Korea
Prior art keywords
nvram
flash memory
cell region
data
cell
Prior art date
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Withdrawn
Application number
KR1020080008731A
Other languages
English (en)
Inventor
전병길
정홍식
이강운
민병준
이한주
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
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Priority to US12/337,950 priority patent/US7916538B2/en
Publication of KR20090082784A publication Critical patent/KR20090082784A/ko
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Abstract

본 발명은 NVRAM 셀을 채용한 플래쉬 메모리 장치에 대하여 개시된다. 플래쉬 메모리 장치는, 행들과 제1 열들로 배열되며 복수개의 플래쉬 메모리 셀들이 직렬로 연결되어 구성된 복수개의 스트링들이 배열되는 낸드 플래쉬 셀 영역과, 행들과 제2 열들로 NVRAM 셀들이 배열되는 NVRAM 셀 영역을 포함한다. 낸드 플래쉬 셀 영역과 NVRAM 셀 영역은 인접하게 배치되어 메모리 셀 어레이를 구성한다. 선택된 행의 워드라인에 연결된 NVRAM 셀들과 플래쉬 메모리 셀들로 하나의 페이지 단위를 구성한다.
Figure P1020080008731
플래쉬 메모리 장치, 낸드 플래쉬 셀, NVRAM 셀, 랜덤 억세스 속도

Description

ＮＶＲＡＭ 셀을 채용한 플래쉬 메모리 장치{Flash memory device employing NVRAM cells}
본 발명은 플래쉬 메모리 장치에 관한 것으로, 특히 NVRAM 셀을 채용한 낸드 플래쉬 메모리 장치에 관한 것이다.
플래쉬 메모리 장치는 터널링(tunneling) 현상을 이용하여 데이터를 프로그램하고 소거한다. 플래쉬 메모리 장치는, 우수한 데이터 보존성, 낮은 소비 전력 그리고 외부 충격에 강한 내구성으로 인하여, 휴대용 미디어 장치의 저장 장치로 적합하다. 일정한 개수의 메모리 셀들이 직렬로 연결된 낸드 플래쉬 메모리 장치는, 메모리 셀들이 병렬로 연결된 노아(NOR) 플래쉬 메모리 장치에 비해 메모리 셀의 크기가 상대적으로 작기 때문에, 집적도가 우수하여 대용량의 저장 장치로 더욱 유용하다. 낸드 플래쉬 메모리 장치의 저장 용량도 수십 Gb로 증가하고 있다.
도 1은 종래의 낸드 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다. 도 1을 참조하면, 낸드 플래쉬 메모리 장치(100)는 전형적으로 제어부(102), 어드레스 버퍼 및 래치부(104), 데이터 입/출력 버퍼부(106), 로우 디코더(108), 칼럼 디코더(110), 메모리 셀 어레이(112), 센스 앰프 및 페이지 버퍼(114) 그리고 칼럼 게이팅 회로부(116)를 포함한다.
제어부(102)는 다수개의 제어 신호들(CLE, ALE, /CE, /RE, /WE, /WP)을 입력하여 플래쉬 메모리 장치(100)의 동작 모드, 예컨대 프로그램 동작, 삭제 동작, 독출 동작 등을 제어하는 모드 제어 신호들을 발생한다. 어드레스 버퍼 및 래치부(104)는 제어부(102)의 모드 제어 신호들에 응답하여 데이터 입/출력 핀들(I/O)을 통해 입력되는 로우 어드레스들(X-Add)과 칼럼 어드레스들(Y-Add) 각각을 로우 디코더(108)와 칼럼 디코더(110) 각각으로 제공한다.
로우 디코더(108)는 제어부(102)의 모드 제어 신호들에 응답하여 로우 어드레스들(X-Add)을 디코딩하여 메모리 셀 어레이(112)의 워드라인을 선택하고, 하나의 스트링을 구성하는 선택된 워드라인과 비선택된 워드라인들을 프로그램 동작, 소거 동작, 또는 독출 동작에 따른 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread), 또는 패스 전압(Vpass)으로 구동한다. 칼럼 디코더(110)는 제어부(102)의 모드 제어 신호들에 응답하여 칼럼 어드레스들(Y-Add)을 디코딩하고 칼럼 선택 회로부(116)로 전달한다.
센스 앰프 및 페이지 버퍼(114)는, 독출 동작 시 메모리 셀 어레이(112)의 선택된 워드라인에 연결된 메모리 셀들로 구성된 하나의 페이지의 비트라인들의 데이터를 감지 증폭하여 데이터 입/출력 버퍼부(106)로 전달한다. 센스 앰프 및 페이지 버퍼(114)는, 프로그램 동작시 데이터 입/출력 핀들(I/O)과 데이터 입/출력 버퍼부(106)를 통해 입력되는 프로그램될 데이터들을 비트라인들로 전달한다. 칼럼 게이팅 회로부(116)는 디코딩된 칼럼 어드레스들에 응답하여 센스 앰프 및 페이지 버퍼(114)로부터 독출되는 비트라인 데이터들 중 데이터 입출력 위스에 해당하는 비트라인 데이터들을 데이터 입/출력 버퍼부(106)를 통해 데이터 입출력 핀들(I/O)로 전달한다.
메모리 셀 어레이(112) 내 하나의 페이지는, 도 2a의 작은 블락 페이지 또는 도 2b의 큰 블락 페이지로 구성될 수 있다. 도 2a의 작은 블락 페이지는 512 바이트의 플래쉬 셀과 16 바이트의 스페어 플래쉬 셀로 구성되고, 도 2b의 큰 블락 페이지는 2048 바이트의 플래쉬 셀과 64 바이트의 스페어 플래쉬 셀로 구성된다.
이러한 플래쉬 메모리 장치(100, 도 1)에서 독출 동작을 살펴보면, 독출 어드레스를 설정하고, 독출 어드레스에 해당하는 메모리 셀 데이터를 감지 증폭하여 페이지 버퍼(114)에 저장하는 데에 수십 us이 소요된다. 이는 스트링 타입의 낸드 플래쉬 셀의 특성에 기인한 것이다. 이에 따라, 낸드 플래쉬 메모리 장치는 랜덤 억세스(ramdom access)에 상당히 많은 시간이 소요되는 문제점이 있다.
본 발명의 목적은 낸드 플래쉬 메모리 장치의 느린 랜덤 읽기 및 쓰기 속도를 개선하기 위하여 NVRAM을 채용하는 플래쉬 메모리 장치를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 장치는, 행들과 제1 열들로 배열되며 복수개의 플래쉬 메모리 셀들이 직렬로 연결되어 구성된 복수개의 스트링들이 배열되는 낸드 플래쉬 셀 영역과, 행들과 제2 열들로 NVRAM 셀들이 배열되는 NVRAM 셀 영역을 구비하고, 낸드 플래쉬 셀 영역과 NVRAM 셀 영역이 인접하게 배치되어 메모리 셀 어레이를 구성하고, 선택된 행의 워드라인에 연결된 NVRAM 셀들과 플래쉬 메모리 셀들로 하나의 페이지 단위를 구성한다.
본 발명의 실시예들에 따라, NVRAM 셀 영역은 메모리 셀 어레이의 스페어 영역 또는 데이터 영역에 포함될 수 있다.
본 발명의 실시예들에 따라, NVRAM 셀은 FRAM, MRAM 또는 PRAM으로 구성될 수 있다.
본 발명의 실시예들에 따라, NVRAM 셀 영역은 하나의 페이지 내 플래쉬 메모리 셀들이 판독되어 출력되기 전까지 판독된 플래쉬 메모리 셀의 데이터가 출력되는 속도와 같은 속도로 계속 출력될 수 있는 정도의 용량을 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 낸드 플래쉬 셀 영역의 데이터 판독 과정 동안, NVRAM 셀 영역의 독출 동작이 이루어져 NVRAM 셀의 데이터가 출력될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 일면에 따른 플래쉬 메모리 장치는, NVRAM 셀 영역과 낸드 플래쉬 셀 영역으로 구성되고 낸드 플래쉬 셀 영역에는 행들과 제1 열들로 배열되며 복수개의 플래쉬 메모리 셀들이 직렬로 연결되어 구성된 복수개의 스트링들이 배열되고 NVRAM 셀 영역에는 행들과 제2 열들로 NVRAM 셀들이 배열되는 메모리 셀 어레이, 로우 어드레스들을 디코딩하여 행들의 워드라인을 선택하는 로우 디코더, 제1 칼럼 어드레스들을 디코딩하여 제1 열들의 비트라인을 선택하는 제1 칼럼 디코더, 제2 칼럼 어드레스들을 디코딩하여 제2 열들의 비트라인을 선택하는 제2 칼럼 디코더, 로우 디코더에 의해 선택되는 워드라인에 연결된 NVRAM 셀 영역의 비트라인들의 데이터를 감지 증폭하여 저장하는 제1 센스 앰프 및 페이지 버퍼, 선택된 워드라인에 연결된 플래쉬 셀 영역의 비트라인들의 데이터를 감지 증폭하여 저장하는 제2 센스 앰프 및 페이지 버퍼, 제1 칼럼 디코더에서 디코딩된 제1 칼럼 어드레스들에 응답하여 제1 센스 앰프 및 페이지 버퍼로부터 독출되는 비트라인 데이터들을 데이터 입/출력 버퍼부를 통해 데이터 입출력 핀들로 전달하는 제1 칼럼 게이팅 회로부, 그리고 제2 칼럼 디코더에서 디코딩된 제2 칼럼 어드레스들에 응답하여 제2 센스 앰프 및 페이지 버퍼로부터 독출되는 비트라인 데이터들을 데이터 입/출력 버퍼부를 통해 데이터 입출력 핀들로 전달하는 제2 칼럼 게이팅 회로부를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 낸드 플레쉬 셀 영역의 삭제 정보와 페이지 정보를 포함하는 기입 버퍼를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 기입 버퍼는 NVRAM 셀들로 구성될 수 있다.
본 발명의 실시예들에 따라, 기입 버퍼는 NVRAM 셀들로 구성될 수 있으며, 낸드 플래쉬 셀 영역의 삭제 동작 후 기입 동작이 모두 이루어지기에 충분한 시간 동안 입력되는 기입 데이터를 모두 저장할 수 있는 정도의 용량을 갖도록 설정될 수 있다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 기입 버퍼로부터 삭제 정보와 페이지 정보를 통하여 기입 데이터가 쓰여질 블락과 페이지를 선정하는 기입 버퍼 제어부를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 기입 버퍼 제어부는, 선택된 페이지의 NVRAM 셀 영역에 기입 데이터의 기입 동작을 수행하고, 낸드 플래쉬 셀 영역에는 기입 동작을 준비한 후 준비 동작이 끝나면 기입 데이터의 기입 동작을 수행할 수 있다.
본 발명의 플래쉬 메모리 장치는 메모리 셀 어레이의 페이지가 선택되면 NVRAM 셀 영역의 데이터를 먼저 독출하고 기입 데이터의 기입 동작을 NVRAM 셀 영역에 먼저 수행하기 때문에, 플래쉬 메모리 장치의 랜덤 독출 및 쓰기 속도는 NVRAM이 가지는 억세스 속도로까지 향상된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도 면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 제1 실시예에 따른 낸드 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다. 도 3을 참조하면, 낸드 플래쉬 메모리 장치(300)는, 제어부(302), 어드레스 버퍼 및 래치부(304), 데이터 입/출력 버퍼부(306), 로우 디코더(308), 제1 및 제2 칼럼 디코더들(309, 310), 메모리 셀 어레이(312), 제1 및 제2 센스 앰프 및 페이지 버퍼들(313, 314) 그리고 제1 및 제2 칼럼 게이팅 회로부들(315, 316)을 포함한다.
제어부(302)는 다수개의 제어 신호들(CLE, ALE, /CE, /RE, /WE, /WP)을 입력하여 플래쉬 메모리 장치(100)의 동작 모드, 예컨대 프로그램 동작, 삭제 동작, 독출 동작 등을 제어하는 모드 제어 신호들을 발생한다. 어드레스 버퍼 및 래치부(304)는 제어부(102)의 모드 제어 신호들에 응답하여 데이터 입/출력 핀들(I/O)을 통해 입력되는 m 비트의 로우 어드레스들(X-Add)과 n 비트의 칼럼 어드레스들(Y-Add) 각각을 로우 디코더(308)와 칼럼 디코더들(309, 310)로 제공한다.
로우 디코더(308)는 제어부(302)의 모드 제어 신호들에 응답하여 m 비트의 로우 어드레스들(X-Add)을 디코딩한다. 제1 칼럼 디코더(309)는 제어부(102)의 모드 제어 신호들에 응답하여 k 비트의 칼럼 어드레스들(Y-Add)을 디코딩하고, 제2 칼럼 디코더(310)는 (n-k) 비트의 칼럼 어드레스들(Y-Add)을 디코딩한다.
메모리 셀 어레이(312)는 NVRAM 셀 영역(311a)과 낸드 플래쉬 셀 영역(311b)으로 구성된다. NVRAM 셀 영역(311a)은 워드라인들과 비트라인들의 교차점들에 배열되는 FRAM, PRAM 또는 MRAM 셀들로 구성된다. 낸드 플래쉬 셀 영역(311b)은 하나의 비트라인에 직렬 연결된 복수개의 메모리 셀들이 하나의 스트링을 구성하고, 복수개의 메모리 셀들 각각에 워드라인들이 각각 연결되고, 복수개의 스트링들이 배열된다. 메모리 셀 어레이(312)는 하나의 워드라인에 연결되는 NVRAM 셀들과 플래쉬 셀들을 기준으로 페이지 단위로 구분되고, 복수개의 페이지들로 구성된 블락으로 구분된다.
제1 센스 앰프 및 페이지 버퍼(313)는, 제어부(302)의 모드 제어 신호들에 응답하여, 독출 동작 시 메모리 셀 어레이(312)의 선택된 워드라인에 연결된 NVRAM 셀 영역(311)의 비트라인들의 데이터를 감지 증폭하여 페이지 버퍼에 저장하고, 제2 센스 앰프 및 페이지 버퍼(313)는 선택된 워드라인에 연결된 플래쉬 셀 영역(311b)의 비트라인들의 데이터를 감지 증폭하여 페이지 버퍼에 저장한다.
제1 칼럼 게이팅 회로부(116)는 제1 칼럼 디코더(309)에서 디코딩된 k 비트의 칼럼 어드레스들에 응답하여 제1 센스 앰프 및 페이지 버퍼(313)로부터 독출되는 비트라인 데이터들을 데이터 입/출력 버퍼부(306)를 통해 데이터 입출력 핀들(I/O)로 전달하고, 제2 칼럼 게이팅 회로부(316)는 제2 칼럼 디코더(310)에서 디코딩된 (n-k) 비트의 칼럼 어드레스들에 응답하여 제2 센스 앰프 및 페이지 버퍼(314)로부터 독출되는 비트라인 데이터들을 데이터 입/출력 버퍼부(306)를 통해 데이터 입출력 핀들(I/O)로 전달한다. 제1 칼럼 게이팅 회로부(116)와 제2 칼럼 게 이팅 회로부(316)를 통해 전달되는 비트라인 데이터들은 데이터 입출력 위스에 해당한다.
플래쉬 메모리 장치(300)는, 독출 동작 시 디코딩된 m 비트의 로우 어드레스(X-Add)에 의해 선택된 페이지에서 디코딩된 k 비트의 칼럼 어드레스(Y-Add)에 의해 선택되는 비트라인들은 NVRAM 셀 영역(311a)에 존재한다. m 비트의 로우 어드레스(X-Add)와 k 비트의 칼럼 어드레스(Y-Add)에 의해 선택되는 NVRAM 셀들은 NVRAM 셀의 읽기 속도로 출력되어 제1 센스 앰프 및 페이지 버퍼(313)에 저장된 후, 데이터 입/출력 버퍼부(306)를 통해 데이터 입출력 핀들(I/O)로 전달된다. 이 때, NVRAM 셀 영역(311a)이 선택되어 동작되는 시점과 동일하게 같은 페이지 상에 있는 NAND 플래쉬 셀 영역(311b)도 선택되어 동작된다.
즉, NVRAM 셀 영역(311a)의 페이지 데이터 일부가 데이터 입출력 핀들(I/O)로 출력되는 동안, NAND 플래쉬 셀 영역(311b)의 나머지 페이지 데이터는 제2 센스 앰프 및 페이지 버퍼(314)에서 증폭되고 페이지 버퍼에 저장된다. NVRAM 셀 영역(311a)의 제1 페이지 버퍼(313) 데이터가 모두 데이터 입출력 핀들(I/O)로 출력되면, NAND 플래쉬 셀 영역(311b)의 제2 페이지 버퍼(314) 데이터가 데이터 입출력 핀들(I/O)로 출력된다.
따라서, 플래쉬 메모리 장치(300)는, 메모리 셀 어레이(312)의 페이지가 선택되면 빠른 읽기가 가능한 NVRAM 셀 영역(311a)의 데이터를 먼저 독출하기 때문에, 종래의 플래쉬 메모리 장치처럼 수십 us을 기다릴 필요가 없다. 플래쉬 메모리 장치(300)의 랜덤 독출 속도는 NVRAM이 가지는 억세스 속도로까지 향상될 수 있다.
메모리 셀 어레이(312)의 NVRAM 셀 영역(311a)의 크기는 낸드 플래쉬 셀 영역(311b)의 메모리 셀이 선택되어 데이터를 센싱한 후 페이지 버퍼에 저장되는 시간 동안 데이터 입출력 핀들(I/O)로 계속 출력할 수 있는 정도의 크기가 필요하다.도 4a 내지 도 4c는 낸드 플래쉬 셀 어레이(312) 내 하나의 페이지 구성을 설명하는 도면이다. 도 4a를 참조하면, 하나의 페이지는 스페어 셀, NVRAM 셀 그리고 플래쉬 셀로 구성되는 데, 스페어 셀은 NVRAM 셀로 구성된다. 구체적으로, 도 4b에 도시된 바와 같이, 512 바이트의 작은 블락 페이지인 경우, 16 바이트의 스페어 NVRAM 셀, X 바이트의 NVRAM 셀 그리고 (512-X) 바이트의 플래쉬 셀들로 구성된다. 도 4c는, 2048 바이트의 큰 블락 페이지인 경우, 64 바이트의 스페어 NVRAM 셀, Y 바이트의 NVRAM 셀 그리고 (2048-Y) 바이트의 플래쉬 셀들로 구성된다.
도 5는 본 발명의 제2 실시예에 따른 플래쉬 메모리 장치를 설명하는 도면이다. 도 5를 참조하면, 도 3의 플래쉬 메모리 장치(300)가 종래의 플래쉬 메모리 장치(100, 도 1)의 기입(또는 프로그램) 방식을 따라 기입(또는 프로그램) 동작이 이루어지기 때문에 기입(또는 프로그램) 속도 향상을 기대할 수 없는 점을 감안하여, 플래쉬 메모리 장치(500)는 플래쉬 메모리 장치(300)와 비교하여 NVRAM 셀들로 구성된 기입 버퍼(510)와 기입 버퍼(510)를 제어하는 기입 버퍼 제어부(520)를 더 포함한다.
기입 버퍼(510)는 낸드 플레쉬 셀 영역(311b)의 삭제 횟수 등의 삭제 정보와 어드레스 맵 데이터 및 기입 데이터 등의 페이지 정보를 포함한다. 기입 동작시 특정 어드레스의 기입 데이터가 입력되면, 기입 데이터는 기입 버퍼(510)에 순차적으 로 저장되고, 기입 버퍼 제어부(520)는 기입 버퍼(510)로부터 삭제 정보와 페이지 정보를 통하여 기입 데이터가 쓰여질 블락과 페이지를 선정한다. 만약 삭제 동작이 필요없는 경우, 선택된 페이지 어드레스의 NVRAM 셀 영역(311a)은 기입 데이터의 기입 동작을 수행하고, 낸드 플래쉬 셀 영역(311b)은 기입 동작을 준비한 후 준비 동작이 끝나면 기입 데이터의 기입 동작을 수행한다. 삭제 동작이 필요한 경우, 삭제 동작을 수행한 후 기입 동작을 수행하게 된다. 이에 따라, 기입 버퍼(510)의 용량은, 삭제 동작 후 기입 동작이 모두 이루어지기에 충분한 시간 동안 입력되는 기입 데이터를 모두 저장할 수 있는 만큼의 용량보다 커야 한다. 이러한 기입 동작은, 플래쉬 메모리 장치가 장착되는 시스템 내 메모리 콘트롤러에 의해 시스템이 아이들(idle) 상태일 때 수행되도록 설정될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 종래의 낸드 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다.
도 2a 및 도 2b는 도 1의 메모리 셀 어레이 내 하나의 페이지 구성을 설명하는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 낸드 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다.
도 4a 내지 도 4c는 도 3의 메모리 셀 어레이 내 하나의 페이지 구성을 설명하는 도면이다.
도 5는 본 발명의 제2 실시예에 따른 낸드 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다.

Claims (15)

  1. 행들과 제1 열들로 배열되며, 복수개의 플래쉬 메모리 셀들이 직렬로 연결되어 구성된 복수개의 스트링들이 배열되는 낸드 플래쉬 셀 영역; 및
    상기 행들과 제2 열들로 NVRAM 셀들이 배열되는 NVRAM 셀 영역을 구비하고,
    상기 낸드 플래쉬 셀 영역과 상기 NVRAM 셀 영역이 인접하게 배치되어 메모리 셀 어레이를 구성하고, 선택된 행의 워드라인에 연결된 상기 NVRAM 셀들과 상기 플래쉬 메모리 셀들로 하나의 페이지 단위를 구성하는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 제1항에 있어서, 상기 NVRAM 셀 영역은
    상기 메모리 셀 어레이의 스페어 영역 또는 데이터 영역에 포함되는 것을 특징으로 하는 플래쉬 메모리 장치.
  3. 제1항에 있어서, 상기 NVRAM 셀은
    FRAM 셀, MRAM 셀 또는 PRAM 셀로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  4. 제1항에 있어서, 상기 NVRAM 셀 영역은
    상기 하나의 페이지 내 상기 플래쉬 메모리 셀들이 판독되어 출력되기 전까 지 상기 판독된 플래쉬 메모리 셀의 데이터가 출력되는 속도와 같은 속도로 계속 출력될 수 있는 정도의 용량을 갖는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제1항에 있어서, 상기 플래쉬 메모리 장치는
    상기 낸드 플래쉬 셀 영역의 데이터 판독 과정 동안 상기 NVRAM 셀 영역의 독출 동작이 이루어져 상기 NVRAM 셀의 데이터가 출력되는 것을 특징으로 하는 플래쉬 메모리 장치.
  6. NVRAM 셀 영역과 낸드 플래쉬 셀 영역으로 구성되고, 상기 낸드 플래쉬 셀 영역에는 행들과 제1 열들로 배열되며 복수개의 플래쉬 메모리 셀들이 직렬로 연결되어 구성된 복수개의 스트링들이 배열되고, 상기 NVRAM 셀 영역에는 상기 행들과 제2 열들로 NVRAM 셀들이 배열되는 메모리 셀 어레이;
    로우 어드레스들을 디코딩하여 상기 행들의 워드라인을 선택하는 로우 디코더;
    제1 칼럼 어드레스들을 디코딩하여 상기 제1 열들의 비트라인을 선택하는 제1 칼럼 디코더;
    제2 칼럼 어드레스들을 디코딩하여 상기 제2 열들의 비트라인을 선택하는 제2 칼럼 디코더;
    상기 로우 디코더에 의해 선택되는 워드라인에 연결된 상기 NVRAM 셀 영역의 비트라인들의 데이터를 감지 증폭하여 저장하는 제1 센스 앰프 및 페이지 버퍼;
    상기 선택된 워드라인에 연결된 상기 플래쉬 셀 영역의 비트라인들의 데이터를 감지 증폭하여 저장하는 제2 센스 앰프 및 페이지 버퍼;
    상기 제1 칼럼 디코더에서 디코딩된 상기 제1 칼럼 어드레스들에 응답하여 상기 제1 센스 앰프 및 페이지 버퍼로부터 독출되는 비트라인 데이터들을 데이터 입/출력 버퍼부를 통해 상기 데이터 입출력 핀들로 전달하는 제1 칼럼 게이팅 회로부; 및
    상기 제2 칼럼 디코더에서 디코딩된 상기 제2 칼럼 어드레스들에 응답하여 상기 제2 센스 앰프 및 페이지 버퍼로부터 독출되는 비트라인 데이터들을 상기 데이터 입/출력 버퍼부를 통해 상기 데이터 입출력 핀들로 전달하는 제2 칼럼 게이팅 회로부를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제6항에 있어서, 상기 NVRAM 셀 영역은
    상기 메모리 셀 어레이의 스페어 영역 또는 데이터 영역에 포함되는 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 제6항에 있어서, 상기 NVRAM 셀은
    FRAM 셀, MRAM 셀 또는 PRAM 셀로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제6항에 있어서, 상기 NVRAM 셀 영역은
    상기 하나의 페이지 내 상기 플래쉬 메모리 셀들이 판독되어 출력되기 전까지 상기 판독된 플래쉬 메모리 셀의 데이터가 출력되는 속도와 같은 속도로 계속 출력될 수 있는 정도의 용량을 갖는 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제6항에 있어서, 상기 플래쉬 메모리 장치는
    상기 낸드 플래쉬 셀 영역의 데이터 판독 과정 동안 상기 NVRAM 셀 영역의 독출 동작이 이루어져 상기 NVRAM 셀의 데이터가 출력되는 것을 특징으로 하는 플래쉬 메모리 장치.
  11. 제6항에 있어서, 상기 플래쉬 메모리 장치는
    상기 낸드 플레쉬 셀 영역의 삭제 정보와 페이지 정보를 포함하는 기입 버퍼를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  12. 제11항에 있어서, 상기 기입 버퍼는
    상기 NVRAM 셀들로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  13. 제11항에 있어서, 상기 기입 버퍼는
    상기 낸드 플래쉬 셀 영역의 삭제 동작 후 기입 동작이 모두 이루어지기에 충분한 시간 동안 입력되는 기입 데이터를 모두 저장할 수 있는 정도의 용량을 갖는 것을 특징으로 하는 플래쉬 메모리 장치.
  14. 제11항에 있어서, 상기 플래쉬 메모리 장치는
    상기 기입 버퍼로부터 삭제 정보와 페이지 정보를 통하여 기입 데이터가 쓰여질 블락과 페이지를 선정하는 기입 버퍼 제어부를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  15. 제14항에 있어서, 상기 기입 버퍼 제어부는
    선택된 페이지의 상기 NVRAM 셀 영역에 상기 기입 데이터의 기입 동작을 수행하고, 상기 낸드 플래쉬 셀 영역에는 기입 동작을 준비한 후 준비 동작이 끝나면 상기 기입 데이터의 기입 동작을 수행하는 것을 특징으로 하는 플래쉬 메모리 장치.
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Patent event date: 20080128

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