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KR20090075804A - 박막 트랜지스터 및 그 제조 방법, 및 표시 장치 - Google Patents

박막 트랜지스터 및 그 제조 방법, 및 표시 장치 Download PDF

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KR20090075804A
KR20090075804A KR1020097006045A KR20097006045A KR20090075804A KR 20090075804 A KR20090075804 A KR 20090075804A KR 1020097006045 A KR1020097006045 A KR 1020097006045A KR 20097006045 A KR20097006045 A KR 20097006045A KR 20090075804 A KR20090075804 A KR 20090075804A
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thin film
film transistor
silicon layer
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데쓰오 나카야마
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소니 가부시끼 가이샤
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Abstract

본 발명은, 기판(2) 상에, 게이트 전극(3)과, 게이트 절연막(4)과, 채널층(5)과, 소스·드레인층(7, 8)을 차례로 또는 이와 반대의 순서로 적층하여 이루어지는 박막 트랜지스터에 있어서, 소스·드레인층(7, 8)은, n형 미결정(微結晶) 실리콘층(7a, 8a)과 n형 비정질(非晶質) 실리콘층(7b, 8b)으로 구성되어 있고, 채널층(5) 측이 미결정 실리콘층(7a, 8a)이 되도록 배치되어 있는 것을 특징으로 하는 박막 트랜지스터 및 그 제조 방법, 및 표시 장치이다.
박막 트랜지스터, 소스·드레인층, 미결정 실리콘층, 비정질 실리콘층

Description

박막 트랜지스터 및 그 제조 방법, 및 표시 장치{THIN FILM TRANSISTOR, METHOD FOR MANUFACTURING THE SAME, AND DISPLAY}
본 발명은, 박막 트랜지스터 및 그 제조 방법, 및 표시 장치에 관한 것이며, 특히, 유기 EL(Electro Luminescence) 소자와 같은 전류 구동형 소자의 구동용으로 바람직하게 사용되는 박막 트랜지스터 및 그 제조 방법, 및 표시 장치에 관한 것이다.
최근, 플랫 패널 디스플레이의 하나로서 유기 EL 현상을 이용하여 영상을 표시하는 표시 장치가 주목받고 있다. 이 표시 장치, 즉 유기 EL 디스플레이는 유기 발광 소자 자체의 발광 현상을 이용하고 있으므로, 시야각이 넓고, 소비 전력이 낮은 등의 우수한 특징을 구비하고 있다. 또한, 고정밀도의 고속 비디오 신호에 대해서도 높은 응답성을 나타내므로, 특히 영상 분야 등에 있어서, 실용화를 향한 개발이 진행되고 있다.
유기 EL 디스플레이의 구동 방식 중, 박막 트랜지스터(TFT; Thin Film Transistor)에 의한 구동 소자가 사용되는 액티브 매트릭스 방식은, 종래의 패시브 매트릭스 방식에 비해 응답성이나 해상력의 점에서 우수하고, 전술한 장점을 가지는 유기 EL 디스플레이에는, 특히 적합한 구동 방식으로 고려되고 있다.
액티브 매트릭스 방식의 유기 EL 디스플레이는, 적어도 유기 발광 재료를 가지는 유기 발광 소자(유기 EL 소자) 및 유기 발광 소자를 구동시키기 위한 구동 소자(박막 트랜지스터(TFT))가 형성된 구동 패널을 가지고, 이 구동 패널과 밀봉 패널이 유기 발광 소자를 협지하도록 접착층을 사이에 두고 접합된 구성을 가지고 있다.
액티브 매트릭스형의 유기 EL 디스플레이를 구성하는 박막 트랜지스터로서는, 적어도 화소의 명암을 제어하는 스위칭 트랜지스터와, 유기 EL 소자의 발광을 제어하는 구동 트랜지스터가 필요하다.
박막 트랜지스터에 있어서는, 그 게이트 전극에 전압이 인가된 상태가 계속되면 임계값 전압이 시프트하여 버리는 것이 알려져 있다. 그러나, 유기 EL 디스플레이의 구동 트랜지스터는, 유기 EL 소자를 발광시키고 있는 한, 통전한 상태를 유지하는 것이 필요하므로, 임계값 시프트가 일어나기 쉽다. 구동 트랜지스터의 임계값 전압이 시프트하면, 구동 트랜지스터에 흐르는 전류량이 변동되고, 그 결과 각 화소를 구성하는 발광 소자의 휘도가 변화되어 버린다.
최근에는, 이 구동 트랜지스터의 임계값 시프트를 경감시키기 위해, 채널 영역을 결정성(結晶性) 실리콘에 의한 반도체층에 의해 구성한 구동 트랜지스터를 사용한 유기 EL 디스플레이도 개발되어 있다.
여기서, 액티브 매트릭스 방식의 유기 전계 발광 소자에 사용되는 박막 트랜지스터의 구조의 일례를 도 6에 나타낸다. 도 6에 나타낸 박막 트랜지스터(101)는, 보텀 게이트형의 n채널형(n형) 박막 트랜지스터이며, 유리 등으로 이루어지는 기판(102) 상에 패턴 형성된 게이트 전극(103)을 덮은 상태에서, 질화 실리콘으로 이루어지는 게이트 절연막(104)이 형성되어 있다. 이 게이트 절연막(104) 상에는, 게이트 전극(103)을 덮은 상태에서, 비정질(非晶質) 실리콘 또는 미결정(微結晶) 실리콘으로 이루어지는 채널층(105)이 패턴 형성되어 있다.
또한, 채널층(105) 상에는, 게이트 전극(103)의 중앙부 상에 채널 보호층(106)이 배치되어 있다. 그리고, 서로 분리된 상태에서, 채널 보호층(106)의 양 단부 위를 덮도록, 채널층(105) 상에 소스층(107) 및 드레인층(108)이 패턴 형성되어 있다. 또한, 게이트 절연막(104) 상에는, 소스층(107) 및 드레인층(108) 상에 각각 일부를 적층시킨 소스 전극(109) 및 드레인 전극(110)이 패턴 형성되어 있다. 또한, 이 상태의 기판(102)의 표면 전역을 덮은 상태에서, 패시베이션막(111)이 형성되어 있다.
전술한 바와 같은 박막 트랜지스터에서는, 소스·드레인층(107, 108)으로서, n형의 불순물을 함유시킨 n형 비정질 실리콘층 또는 n형 미결정 실리콘층이 널리 사용되고 있다. 여기서, 소스·드레인층(107, 108)에 비정질 실리콘층과 미결정 실리콘층의 단층을 각각 사용한 경우의 전류 전압 특성을 측정한 결과를 도 7에 나타낸다.
도 7의 그래프에 나타낸 바와 같이, 소스·드레인층(107, 108)에 n형 미결정 실리콘층을 사용한 박막 트랜지스터 쪽이, n형 비정질 실리콘층을 사용하는 것보다 오프 전류가 낮은 것을 알 수 있다.
여기서, 소스·드레인층에 미결정 실리콘층을 사용한 예로서는, 게이트 절연 막 상에 미결정 실리콘층을 사이에 두고 채널 보호층을 형성하고, 채널 보호층으로부터 튀어나온 미결정 실리콘층을 n형화한 박막 트랜지스터의 예가 보고되어 있다(예를 들면, 특허 문헌 1 참조). 또한, 소스·드레인층(오믹 컨택트층)을 미결정 실리콘층과 비정질 실리콘층의 2층에 의해 구성하고, 채널층 측에 n형 비정질 실리콘층을 배치한 박막 트랜지스터의 예가 보고 되어 있다(예를 들면, 특허 문헌 2 참조).
특허 문헌 1: 일본 특허출원 공개 1995-193249호 공보
특허 문헌 2: 일본 특허출원 공개 1996-172195호 공보
그러나, 상기 특허 문헌 1에 기재된, 소스·드레인층(n+형 반도체층)에 n형 미결정 실리콘층을 사용한 박막 트랜지스터에서는, 채널층과, 소스·드레인층이 동일 층에 의해 구성되어 있으므로, n형 미결정 실리콘-미결정 실리콘-n형 미결정 실리콘으로 이어져 있어 전류가 리크 패스(leak path)되므로 오프 전류가 높아져 버린다.
또한, 상기 특허 문헌 2에 기재된, 소스·드레인층을 n형 미결정 실리콘층과 n형 비정질 실리콘층의 2층에 의해 구성하고, 채널층 측에 n형 비정질 실리콘층이 배치된 박막 트랜지스터에서도, 오프 전류가 높아지는 동시에, 온 전류를 충분히 얻을 수 없어, 캐리어 이동도도 충분히 얻을 수 없는 문제가 있다.
이상으로부터, 본 발명은, 온/오프비가 높고, 캐리어 이동도가 개선된 박막 트랜지스터 및 그 제조 방법, 및 표시 장치를 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해, 본 발명의 박막 트랜지스터는, 기판 상에, 게이트 전극과, 게이트 절연막과, 채널층과, 소스·드레인층을 차례로 또는 이와 반대의 순서로 적층하여 이루어지는 박막 트랜지스터에 있어서, 소스·드레인층은, 미결정 실리콘층과 비정질 실리콘층으로 구성되어 있고, 채널층 측이 미결정 실리콘층이 되도록 배치되어 있는 것을 특징으로 하고 있다.
이와 같은 박막 트랜지스터에 의하면, 소스·드레인층이 미결정 실리콘층과 비정질 실리콘층으로 구성되어 있고, 채널층 측이 미결정 실리콘층이 되도록 배치되어 있으므로, 발명의 실시예에 있어서 상세하게 설명하는 바와 같이, 배경 기술에서 설명한 미결정 실리콘층의 단층으로 이루어지는 소스·드레인층을 가지는 박막 트랜지스터 및 채널층 측이 비정질 실리콘층이 되도록 배치되고, 미결정 실리콘층과 비정질 실리콘층의 2층 구조로 이루어지는 소스·드레인층을 가지는 박막 트랜지스터와 비교하여, 오프 전류가 저감되는 동시에 온 전류가 증대되는 것이 확인되었다.
또한, 본 발명은, 이와 같은 박막 트랜지스터의 제조 방법에 관한 것이며, 제1 제조 방법에서는, 먼저, 기판 상에 게이트 전극을 사이에 두고 게이트 절연막을 형성한다. 다음에, 게이트 절연막 상에 채널층을 형성한다. 이어서, 채널층 상에 미결정 실리콘층과 비정질 실리콘층을 차례로 적층하여 이루어지는 소스·드레인층을 형성한다.
이와 같은 제1 제조 방법에 의하면, 게이트 전극을 덮는 게이트 절연막 상에 채널층을 사이에 두고 소스·드레인층이 적층된 보텀 게이트 구조의 박막 트랜지스터에 있어서, 채널층 측이 미결정 실리콘층이 되도록 배치되고, 미결정 실리콘층과 비정질 실리콘층의 2층 구조로 이루어지는 소스·드레인층을 포함하는 구성의 박막 트랜지스터가 형성된다.
또한, 본 발명의 제2 제조 방법에서는, 먼저, 기판 상에 비정질 실리콘층과 미결정 실리콘층을 차례로 적층하여 이루어지는 소스·드레인층을 형성한다. 다음에, 소스·드레인층 상에 채널층을 형성한다. 이어서, 채널층 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성한다.
이와 같은 제2 제조 방법에 의하면, 소스·드레인층 상에 적층된 채널층이 게이트 절연막으로 덮히고, 게이트 절연막 상부에 게이트 전극이 형성된 탑 게이트 구조의 박막 트랜지스터에 있어서, 채널층 측이 미결정 실리콘층이 되도록 배치되고, 미결정 실리콘층과 비정질 실리콘층의 2층 구조로 이루어지는 소스·드레인층을 포함하는 구성의 박막 트랜지스터가 형성된다.
또한, 본 발명은, 박막 트랜지스터를 포함하는 표시 장치에 관한 것이며, 기판 상에, 게이트 전극과, 게이트 절연막과, 채널층과, 소스·드레인층을 차례로 또는 이와 반대의 순서로 적층하여 이루어지는 박막 트랜지스터와, 이 박막 트랜지스터에 접속된 표시 소자를 기판 상에 배열 형성하여 이루어지는 표시 장치에 있어서, 소스·드레인층은, 미결정 실리콘층과 비정질 실리콘층으로 구성되어 있고, 채널층 측이 미결정 실리콘층이 되도록 배치되어 있는 것을 특징으로 하고 있다.
이와 같은 표시 장치에 의하면, 박막 트랜지스터를 포함하고 있으므로, 오프 전류가 저감되는 동시에 온 전류가 증대한다.
이상 설명한 바와 같이, 본 발명의 박막 트랜지스터 및 이 박막 트랜지스터를 포함하는 표시 장치에 의하면, 박막 트랜지스터의 오프 전류가 저감되는 동시에 온 전류가 증대하므로, 온/오프비를 증대시킬 수 있는 동시에, 온 전류가 증대되는 것에 의해 캐리어 이동도를 향상시킬 수 있다. 따라서, 박막 트랜지스터의 전기적 특성을 향상시킬 수 있는 동시에, 표시 장치의 고성능화를 도모할 수 있다.
또한, 본 발명의 박막 트랜지스터의 제조 방법에 의하면, 온/오프비가 증대되는 동시에 캐리어 이동도가 향상된 박막 트랜지스터를 얻을 수 있다.
도 1은 본 발명의 제1 실시예에 관한 박막 트랜지스터의 구성을 나타낸 단면도이다.
도 2는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 전류 전압 특성을 나타낸 그래프이다.
도 3은 본 발명의 제1 실시예의 박막 트랜지스터를 포함하는 표시 장치의 구성을 나타낸 단면도이다.
도 4a는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 1)이다.
도 4b는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 2)이다.
도 4c는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 3)이다.
도 4d는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 4)이다.
도 4e는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 5)이다.
도 4f는 본 발명의 제1 실시예에 관한 박막 트랜지스터의 제조 방법을 나타낸 제조 공정 단면도(그 6)이다.
도 5는 본 발명의 제2 실시예에 관한 박막 트랜지스터의 구성을 나타낸 단면도이다.
도 6은 종래의 박막 트랜지스터의 구성을 나타낸 단면도이다.
도 7은 소스·드레인층에 n형 미결정 실리콘층 또는 n형 비정질 실리콘층을 사용한 박막 트랜지스터의 전류 전압 특성을 나타낸 그래프이다.
이하, 본 발명의 실시예에 대하여 상세하게 설명한다.
(제1 실시예)
도 1은 제1 실시예의 박막 트랜지스터를 설명하는 단면 구성도이다. 도 1에 나타낸 박막 트랜지스터(1)는, 보텀 게이트형의 n형의 박막 트랜지스터이며, 유리 등의 절연성 기판으로 이루어지는 기판(2) 상에, 예를 들면, 몰리브덴으로 이루어지는 밴드형의 게이트 전극(3)이 패턴 형성되어 있다. 이 게이트 전극(3)으로서는, 몰리브덴 이외에도 결정화(結晶化) 공정을 행할 때 열에 의해 쉽게 변질되지 않는 고융점 금속이면, 특히 한정되지 않는다.
또한, 이 게이트 전극(3)을 덮은 상태에서, 예를 들면, 실리콘 산화막으로 이루어지는 게이트 절연막(4)이 형성되어 있다. 이 게이트 절연막(4)은, 실리콘 산화막 외에, 실리콘 질화막, 실리콘 산질화막 또는 이들의 적층막으로 구성된다.
또한, 이 게이트 절연막(4) 상에는, 게이트 전극(3)을 덮은 상태에서, 예를 들면, 비정질 실리콘으로 이루어지는 채널층(5)이 패턴 형성되어 있다. 그리고, 채널층(5)은 미결정 실리콘으로 구성되어 있어도 된다. 그리고, 채널층(5) 상의 게이트 전극(3)의 상부에는, 예를 들면, 실리콘 질화막 등의 절연 재료로 이루어지는 채널 보호층(6)이 형성되어 있다. 이 채널 보호층(6)은, 후술하는 제조 방법에 있어서, 채널 보호층(6)의 상층에 형성되는 소스·드레인층을 에칭에 의해 패턴 형성할 때의 에칭 스토퍼층으로서 기능한다. 그리고, 이 채널 보호층(6)이 형성되어 있는 것에 의해, 에칭에 의한 채널층(5)의 부식이 방지된다. 채널 보호층(6)으로서는, 실리콘 질화막 이외에 실리콘 산화막, 실리콘 산질화막 또는 이들의 적층막이 사용된다.
그리고, 여기서는, 채널층(5) 상의 게이트 전극(3) 위쪽에, 채널 보호층(6)이 형성된 예에 대하여 설명하였으나, 채널 보호층(6)이 형성되어 있지 않은 경우라도 본 발명을 적용할 수 있다.
또한, 채널층(5) 상에는 채널 보호층(6)의 양 단부 상에 일부를 적층시킨 소스층(7)과 드레인층(8)이 서로 분리된 상태로 패턴 형성되어 있다. 그리고, 본 발명의 특징적인 구성으로서, 소스·드레인층(7, 8)은, n형의 불순물(예를 들면, 인)을 포함하는 미결정 실리콘층(n형 미결정 실리콘층)(7a, 8a)과, n형의 불순물 (예를 들면, 인)을 포함하는 비정질 실리콘층(7b, 8b)이 차례로 적층된 2층 구조로 되어 있다. 이로써, n형 미결정 실리콘층(7a, 8a)이 채널층(5) 측에 배치된 상태로 된다.
또한, 게이트 절연막(4) 상에는, 소스층(7) 상 및 드레인층(8) 상에 각각 일부를 적층시킨 소스 전극(9) 및 드레인 전극(10)이 패턴 형성되어 있다. 또한, 이 상태의 기판(2)의 표면 전역을 덮은 상태에서, 패시베이션막(11)이 형성되어 있다.
여기서, 도 2에는, 전술한 바와 같은 구성의 박막 트랜지스터에 대하여, 게이트 전압(Vg) - 드레인 전류(Id) 특성(Vds = +10V)을 측정한 결과를 나타낸다.
여기서, 그래프(1)은, 제1 실시예에서 설명한 채널층(5) 측(하부측)에 n형 미결정 실리콘층(7a), 소스·드레인 전극(9, 10) 측(상부측)에 n형 비정질 실리콘층(7b)이 배치된 2층 구조의 소스·드레인층(7, 8)을 가지는 박막 트랜지스터의 측정 결과이다. 이 박막 트랜지스터에서는 n형 미결정 실리콘층의 막두께를 10nm, n형 비정질 실리콘층의 막두께를 90nm로 조정하였다.
또한, 그래프(2)는, 상기 구성에 있어서, 채널층 측에 n형 비정질 실리콘층, 소스·드레인 전극 측에 n형 미결정 실리콘층이 배치된 2층 구조의 소스·드레인층을 가지는 박막 트랜지스터의 측정 결과이다. 이 박막 트랜지스터에서도 n형 미결정 실리콘층의 막두께를 10nm, n형 비정질 실리콘층의 막두께를 90nm로 조정하였다. 또한, 그래프(3)은, n형 미결정 실리콘층의 단층으로 이루어지는 소스·드레인층을 포함하는 박막 트랜지스터의 측정 결과이다. 이 박막 트랜지스터에서는 n형 미결정 실리콘층의 막두께를(10O)nm로 조정하였다.
그리고, 각 박막 트랜지스터에 있어서의 드레인 전류값의 측정은, 게이트 전압을 마이너스 방향과 플러스 방향으로 연속하여 시프트 모니터하였다. 또한, 표 1에는, 소스·드레인층에 n형 미결정 실리콘층을 사용한 박막 트랜지스터의 특성 값을 1로 한 경우의 그래프(1), (2)에 나타낸 2층 구조의 소스·드레인층을 사용한 박막 트랜지스터의 온 전류, 오프 전류, 캐리어 이동도(상대값)를 나타낸다.
[표 1]
Figure 112009017731631-PCT00001
먼저, 도 2의 그래프(1)~그래프(3) 및 표 1의 측정 결과로부터, 그래프(2) 및 그래프(3)의 본 발명이 적용되고 있지 않은 박막 트랜지스터에 대한 측정 결과와 비교하여, 그래프(1)의 본 발명을 적용한 박막 트랜지스터에 대한 측정 결과는, 오프 전류가 저감되는 동시에, 온 전류가 증대되는 것이 확인되었다. 이로써, 그래프(1)의 박막 트랜지스터는, 그래프(2) 및 그래프(3)의 박막 트랜지스터와 비교하여 온/오프비가 증대되어 있는 것이 확인되었다. 또한, 그래프(1)의 박막 트랜지스터의 온 전류가 증대됨으로써, 캐리어 이동도도 높아지는 것이 확인되었다.
이상과 같이, 본 실시예의 박막 트랜지스터에 의하면, 온/오프비가 증대하고, 높은 캐리어 이동도를 나타내는 것이 확인되었다. 따라서, 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다음에, 이와 같은 박막 트랜지스터(1)를 사용한 표시 장치의 1구성예를 유기 EL 디스플레이를 예로 들어, 도 3을 참조하여 설명한다. 그리고, 도 3에 있어서는 박막 트랜지스터(1)의 상세한 구성의 도시는 생략하였다.
표시 장치(20)는, 기판(2)의 박막 트랜지스터(1)의 형성면 측을 덮는 층간 절연막(21) 상에, 각 박막 트랜지스터(1)에 접속된 발광 소자(여기서는 유기 EL 소자)(22)를 배열 형성하여 이루어진다. 각 유기 EL 소자(22)는, 층간 절연막(21)에 형성된 접속 구멍(21a)을 통하여 박막 트랜지스터(1)에 접속된 하부 전극(23)을 포함하고 있다. 이들 하부 전극(23)은 화소마다 패터닝되어 있고, 그 주위가 절연막 패턴(24)으로 덮혀 중앙부만이 넓게 노출된 상태로 되어 있다. 또한, 각 하부 전극(23)의 노출부 상에는 각각 패터닝된 상태에서, 적어도 발광층을 포함하는 유기층(25)이 적층되어 있다. 이 발광층은 발광층에 주입된 정공(正孔)과 전자(電子)의 재결합에 의해 발광이 발생하는 유기 재료로 이루어지는 것으로 한다. 그리고, 이와 같이 패터닝된 각 유기층(25)과 절연막 패턴(24)의 위쪽에, 하부 전극(23) 사이에 절연성이 유지된 상태로 상부 전극(26)이 배치 형성되어 있다.
이 표시 장치(20)에 있어서, 하부 전극(23)은 양극(또는 음극)으로서 사용되고, 상부 전극(26)은 음극(또는 양극)으로서 사용된다. 그리고, 하부 전극(23)과 상부 전극(26) 사이에 협지된 유기층(25)에, 하부 전극(23)과 상부 전극(26)으로부터 정공과 전자를 주입함으로써, 유기층(25)의 발광층 부분에 있어서 발광이 발생한다.
그리고, 이 표시 장치(20)가 상부 전극(26) 측으로부터 발광광을 픽업하는 상면 발광형인 경우, 상부 전극(26)은 광투과성이 높은 재료를 사용하여 구성되는 것으로 한다. 한편, 이 표시 장치(20)가 기판(2) 측으로부터 발광광을 픽업하는 투과형인 경우, 기판(2) 및 하부 전극(23)은 광투과성이 높은 재료를 사용하여 구성되는 것으로 한다.
이와 같은 구성의 표시 장치(20)에 의하면, 도 1을 참조하여 설명한 구성의 박막 트랜지스터(1)를 유기 EL 소자(22)에 접속한 구성으로 한 것에 의해, 박막 트랜지스터(1)의 온/오프비를 증대시킬 수 있는 동시에, 캐리어 이동도를 향상시킬 수 있다. 따라서, 표시 장치의 고성능화를 도모할 수 있다.
또한, 여기서의 도시는 생략하였으나, 유기 EL 소자(22)를 사용한 표시 장치(20)에 있어서의 화소 회로에서는, 1개의 픽셀에 스위칭 트랜지스터와, 유기 EL 소자(22)의 발광을 제어하는 구동 트랜지스터가 적어도 2개 필요하며, 이 중 구동 트랜지스터의 오프 전류가 저감되지 않으면 휘도의 불균일성이 생겨, 화질이 악화된다. 그러나, 전술한 바와 같이, 이 구동 TFT로서 사용되는 박막 트랜지스터(1)에 있어서는, 오프 전류가 저감되므로, 표시면 내에서의 화질의 균일화를 도모하는 것이 가능하게 된다.
그리고, 여기서는, 표시 장치(20)로서 유기 EL 디스플레이의 예를 사용하여 설명하였으나, 표시 장치(20)는 유기 EL 디스플레이에 한정되지 않고, 예를 들면, 액정 표시 디스플레이라도 된다. 단, 박막 트랜지스터를 유기 EL 디스플레이의, 특히 구동 트랜지스터에 사용함으로써, 전술한 바와 같은 효과가 얻어지므로 바람 직하다.
<제조 방법>
다음에, 전술한 구성의 박막 트랜지스터(1)의 제조 방법 및 이에 계속되는 표시 장치의 제조 방법을 설명한다.
먼저, 도 4a에 나타낸 바와 같이, 절연성 기판으로 이루어지는 기판(2) 상에 몰리브덴막을 100nm의 막두께로 성막하고, 통상의 포토리소그라피와 에칭을 행함으로써, 게이트 전극(3)을 패턴 형성한다. 그 후, 게이트 전극(3)을 덮은 상태에서, 기판(2) 상에 플라즈마 CVD법에 의해 산화 실리콘으로 이루어지는 게이트 절연막(4)을, 예를 들면, 160nm의 막두께로 형성한다.
다음에, 도 4b에 나타낸 바와 같이, 게이트 절연막(4) 상에, 예를 들면, 비정질 실리콘으로 이루어지는 채널층(5)을 30nm의 막두께로 형성한다. 그리고, 채널층(5)으로서 미결정 실리콘층을 사용하는 경우에는, 비정질 실리콘층을 형성한 후, 예를 들면, 레이저 어닐 등의 방법에 의해 미결정화해도 된다.
이어서, 도 4c에 나타낸 바와 같이, 채널층(5)을 덮은 상태에서, 게이트 절연막(4) 상에, 실리콘 질화막을 200nm의 막두께로 형성하고, 통상의 포토리소그라피와 에칭을 행함으로써, 채널층(5) 상에, 게이트 전극(3) 상을 덮는 채널 보호층(6)을 패턴 형성한다. 이 에칭으로서는, 예를 들면, 불화수소산으로 이루어지는 용액을 사용한 웨트 에칭을 행할 수 있다.
다음에, 예를 들면, 성막 가스로서 모노실란과 수소를 사용하고, n형의 불순물로서 포스핀을 사용한 플라즈마 CVD법에 의해, 채널 보호층(6)을 덮은 상태에서, 채널층(5) 상에 n형의 불순물을 함유하는 n형 미결정 실리콘층 a와 n형의 불순물을 함유하는 n형 비정질 실리콘층 b를 차례로 적층 형성한다. 그리고, n형 미결정 실리콘층을 성막하는 경우에는, n형 비정질 실리콘층의 성막 조건에 비해, 모노실란에 대하여 수소의 유량비를 크게 함으로써, 미결정화되기 쉽게 한다.
그리고, n형 미결정 실리콘층 a와 n형 비정질 실리콘층 b의 막두께는, 커버리지성 양호하게 성막할 수 있는 정도의 막두께, 예를 들면, 10nm 이상이면 되고, 여기서는, 예를 들면, n형 미결정 실리콘층(7a)이 10nm, n형 비정질 실리콘층(7b)이 90nm인 것으로 한다.
또한, 이와 같은 연속 성막을 행하는 경우에는, n형 미결정 실리콘층 a로부터 n형 비정질 실리콘층 b에 걸쳐 연속적으로 결정 상태가 변화되도록 제어해도 된다. 이로써, n형 미결정 실리콘층 a와 n형 비정질 실리콘층 b가 연속하여 적층된 막으로서 형성된다.
그 후, 도 4d에 나타낸 바와 같이, 포토리소그라피와 에칭 공정을 거쳐, n형 비정질 실리콘층 b, n형 미결정 실리콘층 a 및 그 하층의 채널층(5)을 섬형상으로 패터닝한다. 이 때, 게이트 전극(3)으로의 컨택트 홀(도시하지 않음)을 형성한다.
다음에, 도 4e에 나타낸 바와 같이, 패터닝된 n형 비정질 실리콘층 b, n형 미결정 실리콘층 a 및 채널층(5)을 덮은 상태에서, 예를 들면, 티탄/알루미늄/티탄으로 이루어지는 3층 금속층을 50nm/100nm/50nm의 막두께로 성막한 후, 포토 리소그라피와 에칭 공정을 거쳐 3층 금속층으로 이루어지는 소스 전극(9) 및 드레인 전극(10)을 형성한다. 이 때, 게이트 전극(3) 중앙부 위쪽의 채널층(5) 상에 있어 서, 소스 전극(9)-드레인 전극(10) 사이를 분리하는 동시에, n형 비정질 실리콘층 b, n형 미결정 실리콘층 a를 패터닝하여, 소스층(7)과 드레인층(8)을 형성한다. 이로써, 소스층(7)은 n형 미결정 실리콘층(7a)과 n형 비정질 실리콘층(7b)이 차례로 적층된 상태로 되고, 드레인층(8)은 n형 미결정 실리콘층(8a)과 n형 비정질 실리콘층(8b)이 차례로 적층된 상태로 된다. 또한, 이 에칭에 있어서는, 채널 보호층(6)이 에칭 스토퍼층으로서 기능한다.
그 후, 도 4f에 나타낸 바와 같이, 이 상태의 기판(2) 상의 전역을 덮은 상태에서, 예를 들면, 실리콘 질화막으로 이루어지는 패시베이션막(11)을 200nm의 막두께로 형성한다. 이어서, 드레인 전극(10)으로의 컨택트 홀(도시하지 않음)을 형성한다.
그리고, 이와 같은 박막 트랜지스터(1)를 포함하는 표시 장치를 제조하는 경우에는, 계속 다음의 공정을 행한다. 즉, 도 3에 나타낸 바와 같이, 박막 트랜지스터(1)가 형성된 기판(2) 상을 층간 절연막(21)으로 덮고, 이 층간 절연막(21)에 박막 트랜지스터(1)에 접속된 접속 구멍(21a)을 형성한다. 그 후, 층간 절연막(21) 상에 접속 구멍(21a)을 통하여 박막 트랜지스터(1)에 접속된 하부 전극(23)을 패턴 형성한다. 다음에, 이 하부 전극(23)의 주위를 절연막 패턴(24)으로 덮은 후, 절연막 패턴(24)으로부터 노출되는 하부 전극(23) 상에 적어도 발광층을 포함하는 유기층(25)을 적층 형성한다. 다음에, 유기층(25)과 절연막 패턴(24)을 덮은 상태에서 상부 전극(26)을 형성한다. 이로써, 하부 전극(23)에 의해 박막 트랜지스터(1)에 접속된 유기 EL 소자(22)를 형성한다.
이와 같은 제조 방법에 의해, 제1 실시예의 박막 트랜지스터(1) 및 이것을 사용한 표시 장치를 제작하는 것이 가능하게 된다.
<제2 실시예>
(박막 트랜지스터)
도 5는 제2 실시예의 박막 트랜지스터를 설명하는 단면도이다. 도 5에 나타낸 박막 트랜지스터(1')는 탑 게이트형의 박막 트랜지스터이며, 기판(2) 상에 패턴 형성된 소스 전극(9) 및 드레인 전극(10)에 적층시켜 소스층(7) 및 드레인층(8)이 형성되어 있다. 그리고, 이 소스층(7)과 드레인층(8)이 본 발명에 특징적인 적층 구조로 되어 있다. 즉, 소스층(7)은 소스 전극(9)을 덮는 n형 비정질 실리콘층(7b)과 n형 비정질 실리콘층(7b) 상부의 n형 미결정 실리콘층(7a)으로 구성된 2층 구조로 되어 있고, 드레인층(8)은 드레인 전극(10)을 덮는 n형 비정질 실리콘층(8b)과 n형 비정질 실리콘층(8b) 상부의 n형 미결정 실리콘층(8a)으로 구성된 2층 구조로 되어 있다.
그리고, 이 소스층(7) 및 드레인층(8)의 단부에 양단이 중첩되는 상태로 채널층(5)이 형성되어 있다. 또한, 이 채널층(5) 상에는, 게이트 절연막(4)을 사이에 두고, 게이트 전극(3)이 형성되어 있다. 또한, 이 상태의 기판(2)의 표면 전역에는 패시베이션막(11)이 형성되어 있다.
이와 같은 구성의 박막 트랜지스터(1')라도, 제1 실시예와 동일하게, 소스·드레인층(7, 8)을 채널층(5) 측에 n형 미결정 실리콘층(7a, 8a), 소스·드레인 전극(9, 10) 측에 n형 비정질 실리콘층(7b, 8b)이 배치된 2층 구조로 한 것에 의해 제1 실시예의 박막 트랜지스터(1)와 동일한 효과를 얻을 수 있다.
(표시 장치)
또한, 이와 같은 박막 트랜지스터(1')를 사용한 표시 장치의 구성으로서는, 도 3을 참조하여 설명한 표시 장치를 예시할 수 있고, 제1 실시예와 동일한 효과를 얻을 수 있다.
(제조 방법)
다음에, 전술한 구성의 박막 트랜지스터(1')의 제조 방법 및 이에 계속되는 표시 장치의 제조 방법을 설명한다.
먼저, 기판(2) 상에 소스 전극(9) 및 드레인 전극(10)을 패턴 형성한다.
다음에, 플라즈마 CVD법에 의해 n형 비정질 실리콘층을 형성한 후, n형 비정질 실리콘층 상에 n형 미결정 실리콘층을 형성한다. 그리고, 이상과 같은 n형 비정질 실리콘층의 성막과 n형 미결정 실리콘층의 성막은 연속하여 행해도 된다. 그리고, 이와 같은 연속 성막을 행하는 경우에는 n형 비정질 실리콘층으로부터 n형 미결정 실리콘층에 걸쳐 연속적으로 결정 상태가 변화되도록 성막 조건을 제어해도 된다. 이로써, 후술하는 소스·드레인층을 구성하는 n형 비정질 실리콘층과 n형 미결정 실리콘층은 연속하여 적층된 막이 된다. 그 후, 이들을 패터닝함으로써, n형 비정질 실리콘층(7b, 8b)과 n형 미결정 실리콘층(7a, 8a)이 차례로 적층된 소스·드레인층(7, 8)을 형성한다.
이어서, 소스층(7) 및 드레인층(8), 또는 소스 전극(10) 및 드레인 전극(11)을 덮은 상태에서, 불순물을 함유하지 않은 비정질 실리콘층으로 이루어지는 채널 층(5)을 형성한다.
다음에, 채널층(5)을 섬형상으로 패터닝한다. 이로써, 채널층(5)의 양단을 소스층(7) 및 드레인층(8) 상에 적층시킨 형상으로 한다. 그 후, 채널층(5)을 덮은 상태에서, 예를 들면, 플라즈마 CVD법에 의해 산화 실리콘으로 이루어지는 게이트 절연막(4)을 형성한다.
다음에, 채널층(5)의 위쪽에 소스층(7) 및 드레인층(8)에 양단이 중첩되는 상태로 게이트 전극(3)을 패턴 형성한다. 그 후, 게이트 전극(3)을 덮은 상태에서, 게이트 절연막(4) 상에 패시베이션막(11)을 성막한다.
이상과 같이 하여, 탑 게이트 구조의 박막 트랜지스터(1')가 형성된다.
그리고, 이와 같은 박막 트랜지스터(1')를 포함하는 표시 장치를 제조하는 경우의 계속의 공정은, 제1 실시예에서 설명한 공정과 동일하게 행하는 것으로 한다.
전술한 바와 같이, 제2 실시예의 박막 트랜지스터(1') 및 이것을 사용한 표시 장치를 제작하는 것이 가능하게 된다.

Claims (5)

  1. 기판 상에, 게이트 전극과, 게이트 절연막과, 채널층과, 소스·드레인층을 차례로 또는 이와 반대의 순서로 적층하여 이루어지는 박막 트랜지스터에 있어서,
    상기 소스·드레인층은 미결정(微結晶) 실리콘층과 비정질(非晶質) 실리콘층으로 구성되어 있고,
    상기 채널층 측이 상기 미결정 실리콘층이 되도록 배치되어 있는, 박막 트랜지스터.
  2. 제1항에 있어서,
    상기 박막 트랜지스터는 n채널형인, 박막 트랜지스터.
  3. 기판 상에 게이트 전극을 사이에 두고 게이트 절연막을 형성하는 공정과,
    상기 게이트 절연막 상에 채널층을 형성하는 공정과,
    상기 채널층 상에 미결정 실리콘층과 비정질 실리콘층을 차례로 적층하여 이루어지는 소스·드레인층을 형성하는 공정
    을 포함하는 박막 트랜지스터의 제조 방법.
  4. 기판 상에 비정질 실리콘층과 미결정 실리콘층을 차례로 적층하여 이루어지는 소스·드레인층을 형성하는 공정과,
    상기 소스·드레인층 상에 채널층을 형성하는 공정과,
    상기 채널층 상에 게이트 절연막을 사이에 두고 게이트 전극을 형성하는 공정
    을 포함하는 박막 트랜지스터의 제조 방법.
  5. 기판 상에, 게이트 전극과, 게이트 절연막과, 채널층과, 소스·드레인층을 차례로 또는 이와 반대의 순서로 적층하여 이루어지는 박막 트랜지스터와, 상기 박막 트랜지스터에 접속된 표시 소자를 기판 상에 배열 형성하여 이루어지는 표시 장치에 있어서,
    상기 소스·드레인층은 미결정 실리콘층과 비정질 실리콘층으로 구성되어 있고,
    상기 채널층 측이 상기 미결정 실리콘층이 되도록 배치되어 있는, 표시 장치.
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