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KR20090068082A - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 절연막 상에 금속막 패턴이 형성된 제2절연막을 형성하는 단계; 상기 제2절연막 상에 포토레지스트 패턴을 둘러싸도록 형성된 제1폴리머 패턴을 형성하는 단계; 상기 제1폴리머 패턴을 마스크로 식각 공정을 진행하여, 상기 반도체 기판에 비아홀을 형성하는 단계; 상기 비아홀을 포함하는 상기 반도체 기판 상에 형성된 포토레지스트 패턴 및 제2폴리머 패턴을 제거하는 단계; 및 상기 비아홀을 매립하여 콘택을 형성하는 단계를 포함한다.
금속배선, 콘택홀

Description

반도체 소자의 금속배선 형성방법 {Method for manufacturing metal line of semiconductor device}
실시예는 반도체 소자의 금속배선 형성방법에 관한 것이다.
금속 배선은 집적회로(Integrated Circuit; IC)에서 트랜지스터의 상호 연결회로, 전원공급 및 신호전달의 역할을 한다.
최근 반도체 소자의 고집적화에 따른 디자인룰(design rule)의 감소로 인해 금속 배선의 너비는 작아지고, 깊이는 깊어지는 어스펙트비(aspect ratio)가 증가하고 있는 추세이다.
이러한 반도체 소자의 개발을 위해 필요한 사항 중 하나가 각각의 금속 배선층 형성시 발생하는 결함(defect)을 최소화하는 것이다.
실시예는 보다 작은 콘택을 형성할 수 있는 반도체 소자의 금속배선 형성방법을 제공한다.
실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 절연막 상에 금속막 패턴이 형성된 제2절연막을 형성하는 단계; 상기 제2절연막 상에 포토레지스트 패턴을 둘러싸도록 형성된 제1폴리머 패턴을 형성하는 단계; 상기 제1폴리머 패턴을 마스크로 식각 공정을 진행하여, 상기 반도체 기판에 비아홀을 형성하는 단계; 상기 비아홀을 포함하는 상기 반도체 기판 상에 형성된 포토레지스트 패턴 및 제2폴리머 패턴을 제거하는 단계; 및 상기 비아홀을 매립하여 콘택을 형성하는 단계를 포함한다.
반도체 소자의 금속배선 형성방법은, 포토레지스트 패턴을 둘러싸는 제2폴리머층을 형성하여, 상기 포토레지스트 패턴 사이의 간격을 좁힘으로써, 이후 형성될 콘택의 크기도 작게 형성될 수 있다.
또한, 포토레지스트 패턴 형성시, 충분한 마진(margin)을 확보할 수 있어, 반도체 소자의 양산이 보다 원활해 질 수 있다.
또한, 기존에 사용하던 불화크립톤(KrF) 리소그래피용 장비로 상기 포토레지스트 패턴을 형성함으로써, 별도의 장비를 사용하지 않고, 보다 작은 크기의 홀을 형성할 수 있다.
실시예에 의한 반도체 소자의 금속배선 형성방법은 소자가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계; 상기 절연막 상에 금속막 패턴이 형성된 제2절연막을 형성하는 단계; 상기 제2절연막 상에 포토레지스트 패턴을 둘러싸도록 형성된 제1폴리머 패턴을 형성하는 단계; 상기 제1폴리머 패턴을 마스크로 식각 공정을 진행하여, 상기 반도체 기판에 비아홀을 형성하는 단계; 상기 비아홀을 포함하는 상기 반도체 기판 상에 형성된 포토레지스트 패턴 및 제2폴리머 패턴을 제거하는 단계; 및 상기 비아홀을 매립하여 콘택을 형성하는 단계를 포함한다.
이하, 실시예에 따른 금속배선 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
실시예의 설명에 있어서, 각 층의 "상/위(on/over)"에 형성되는 것으로 기재되는 경우에 있어, 상/위(on/over)는 직접(directly)와 또는 다른 층을 개재하여(indirectly) 형성되는 것을 모두 포함한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1 내지 도 8은 실시예에 따라 금속배선이 형성되는 것을 도시한 단면도이다.
도 1에 도시된 바와 같이, 소자가 형성된 반도체 기판(10) 상에 층간절연막(20)을 형성하고, 상기 층간절연막(20) 상에 금속막 패턴(25)을 형성한다.
상기 반도체 기판(10) 상에는 트랜지스터 등의 소자가 형성될 수 있다.
상기 금속막 패턴(25)은 상기 층간절연막(20) 상에 금속막을 형성하고, 패터닝하여 형성할 수 있다.
상기 금속막 패턴(25)은 알루미늄(Al)으로 형성될 수 있다.
그리고, 도 2에 도시된 바와 같이, 상기 금속막 패턴(25) 상에 절연막(30)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 절연막(30) 상에 포토레지스트 패턴(100)을 형성한다.
상기 포토레지스트 패턴(100)은 불화크립톤(KrF) 리소그래피용 레지스트로 형성될 수 있으며, 상기 포토레지스트 패턴(100)은 상기 금속막 패턴(25)들의 사이에 해당하는 영역에 형성된다.
그리고, 도 4에 도시된 바와 같이, 상기 포토레지스트 패턴(100)이 형성된 상기 절연막(30) 상에 제1폴리머층(40)을 형성한다.
상기 제1폴리머층(40)은 상기 포토레지스트 패턴(100)을 모두 덮도록 형성되며, 스핀 코팅(spin coating)으로 형성될 수 있다.
상기 제1폴리머층(40)은 열경화성 물질로 형성될 수 있다.
예를 들어, 상기 제1폴리머층(40)은 폴리우레탄(polyurethane,PU), 페놀수지(phenolresin), 멜라민수지(melamineresin) 또는 알키드수지(alkyd resin) 등을 사용할 수 있으며, 상기의 물질에만 한정되는 것은 아니다.
이어서, 도 5에 도시된 바와 같이, 상기 포토레지스트 패턴(100)과 제1폴리머층(40) 사이에 제2폴리머층을 형성하여, 제2폴리머 패턴(45)을 형성한다.
상기 제2폴리머 패턴(45)은 상기 포토레지스트 패턴(100) 및 제1폴리머층(40)을 포함하는 상기 반도체 기판(10)에 열처리 공정을 진행하여, 상기 포토레지스트 패턴(100)과 제1폴리머층(40) 사이에 제2폴리머층을 형성함으로써 형성될 수 있다.
상기 열처리 공정은 베이킹(baking) 공정을 진행할 수 있으며, 상기 열처리 공정은 90~300 ℃의 온도에서 진행할 수 있다.
상기 열처리 공정으로 상기 포토레지스트 패턴(100)과 제1폴리머층(40)의 반응으로 인해 상기 제2폴리머층이 형성된다.
그리고, 도 6에 도시된 바와 같이, 상기 제2폴리머 패턴(45) 상에 형성된 상기 제1폴리머층(40)을 제거한다.
상기 제2폴리머 패턴(45) 상에 형성된 상기 제1폴리머층(40)은 현상(develop) 공정을 진행하여 제거될 수 있다.
상기 현상 공정을 진행하여 상기 제1폴리머층(40)의 제거시, 상기 제2폴리머 패턴(45)은 제거되지 않는다.
상기 제1폴리머층(40)이 제거된 상기 반도체 기판(10) 상에는 상기 포토레지스트 패턴(100) 및 제2폴리머 패턴(45)이 남겨진다.
이때, 상기 제2폴리머 패턴(45)은 상기 포토레지스트 패턴(100)을 감싸도록 형성된다.
그리고, 상기 제2폴리머 패턴(45) 사이의 간격은 상기 포토레지스트 패턴(100) 사이의 간격보다 작게 형성된다.
즉, 상기 포토레지스트 패턴(100)의 사이에 형성되었던 홀이 상기 포토레지스트 패턴(100)을 둘러싸고 있는 상기 제2폴리머 패턴(45)의 두께만큼 홀(47)의 크기도 작아진다.
이어서, 도 7에 도시된 바와 같이, 상기 제2폴리머 패턴(45)을 마스크로, 상기 반도체 기판(10)에 식각 공정을 진행하여, 상기 금속막 패턴(25)을 노출시키는 비아홀(50)을 형성한다.
상기 제2폴리머 패턴(45) 사이에 형성된 상기 홀(47)의 크기가 상기 포토레지스트 패턴(100) 사이의 간격보다 작게 형성되어, 상기 식각 공정으로 형성된 상기 비아홀(50)의 크기도 작게 형성된다.
즉, 불화크립톤(KrF) 리소그래피용 레지스트인 상기 포토레지스트 패턴(100) 형성시, 충분한 마진(margin)을 확보할 수 있으며, 상기 포토레지스트 패턴(100)을 둘러싸는 제2폴리머층을 형성하여, 상기 포토레지스트 패턴(100) 사이의 간격을 좁힘으로써, 이후 형성될 콘택의 크기도 작게 형성될 수 있다.
그리고, 상기 포토레지스트 패턴(100) 및 제2폴리머 패턴(45)을 제거하고, 상기 비아홀(50)을 매립하여 콘택(60)을 형성함으로써, 상기 금속막 패턴(25), 콘택(60)을 포함하는 절연막(30)으로 이루어진 금속배선층(70)을 형성한다.
상기 콘택(60)은 상기 비아홀(50)을 포함하는 상기 절연막(30) 상에 텅스 텐(W)을 형성하고, 평탄화 공정을 진행하여 형성될 수 있다.
이상에서 설명한 반도체 소자의 금속배선 형성방법은, 포토레지스트 패턴을 둘러싸는 제2폴리머층을 형성하여, 상기 포토레지스트 패턴 사이의 간격을 좁힘으로써, 이후 형성될 콘택의 크기도 작게 형성될 수 있다.
또한, 포토레지스트 패턴 형성시, 충분한 마진(margin)을 확보할 수 있어, 반도체 소자의 양산이 보다 원활해 질 수 있다.
또한, 기존에 사용하던 불화크립톤(KrF) 리소그래피용 장비로 상기 포토레지스트 패턴을 형성함으로써, 별도의 장비를 사용하지 않고, 보다 작은 크기의 홀을 형성할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1 내지 도 8은 실시예에 따라 금속배선이 형성되는 것을 도시한 단면도이다.

Claims (7)

  1. 소자가 형성된 반도체 기판 상에 제1절연막을 형성하는 단계;
    상기 절연막 상에 금속막 패턴이 형성된 제2절연막을 형성하는 단계;
    상기 제2절연막 상에 포토레지스트 패턴을 둘러싸도록 형성된 제1폴리머 패턴을 형성하는 단계;
    상기 제1폴리머 패턴을 마스크로 식각 공정을 진행하여, 상기 반도체 기판에 비아홀을 형성하는 단계;
    상기 비아홀을 포함하는 상기 반도체 기판 상에 형성된 포토레지스트 패턴 및 제2폴리머 패턴을 제거하는 단계; 및
    상기 비아홀을 매립하여 콘택을 형성하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  2. 제 1항에 있어서,
    상기 제2절연막 상에 포토레지스트 패턴을 둘러싸도록 형성된 제1폴리머 패턴을 형성하는 단계는,
    상기 제2절연막 상에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 상에 제2폴리머층을 형성하는 단계;
    상기 포토레지스트 패턴과 제2폴리머층 사이에 제1폴리머층을 형성하여 제1폴리머 패턴을 형성하는 단계; 및
    상기 제1폴리머 패턴 상에 형성된 상기 제2폴리머층을 제거하는 단계를 포함하는 반도체 소자의 금속배선 형성방법.
  3. 제 2항에 있어서,
    상기 포토레지스트 패턴과 제2폴리머층 사이에 형성된 제1폴리머 패턴은 상기 포토레지스트 패턴 및 제2폴리머층이 형성된 상기 반도체 기판에 열처리공정을 진행하여 형성하는 것을 포함하는 반도체 소자의 금속배선 형성방법.
  4. 제 3항에 있어서,
    상기 열처리 공정은 90~300 ℃의 온도에서 진행하는 것을 포함하는 반도체 소자의 금속배선 형성방법.
  5. 제 2항에 있어서,
    상기 제1폴리머 패턴 상에 형성된 상기 제2폴리머층은 현상(develop) 공정으로 제거하는 것을 포함하는 반도체 소자의 금속배선 형성방법.
  6. 제 1항에 있어서,
    상기 제2폴리머층은 열경화성 물질인 것을 포함하는 반도체 소자의 금속배선 형성방법.
  7. 제 1항에 있어서,
    상기 제1폴리머 패턴을 마스크로 식각 공정을 진행하여, 상기 반도체 기판에 비아홀을 형성할 때, 상기 금속막 패턴이 노출되는 것을 포함하는 반도체 소자의 금속배선 형성방법.
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