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KR20090037765A - 상 변화 메모리 장치 - Google Patents

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KR20090037765A
KR20090037765A KR1020070103275A KR20070103275A KR20090037765A KR 20090037765 A KR20090037765 A KR 20090037765A KR 1020070103275 A KR1020070103275 A KR 1020070103275A KR 20070103275 A KR20070103275 A KR 20070103275A KR 20090037765 A KR20090037765 A KR 20090037765A
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South Korea
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phase change
voltage level
memory device
voltage
change memory
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강희복
홍석경
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주식회사 하이닉스반도체
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Abstract

본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 메모리 장치의 라이트 및 리드 동작을 안정적으로 수행할 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 복수개의 비트라인에 의해 공유되는 글로벌 비트라인과, 워드라인에 의해 제어되는 스위칭 소자와, 상 변화 저항 소자를 포함하여, 복수개의 비트라인으로부터 인가되는 전압에 따라 데이터의 리드/라이트가 이루어지는 셀 어레이, 및 컬럼 선택신호에 따라 복수개의 비트라인과 글로벌 비트라인을 선택적으로 연결하는 컬럼 선택부, 및 컬럼 선택신호의 전압 레벨을 제어하는 레벨 쉬프터를 포함한다.

Description

상 변화 메모리 장치{Phase change memory device}
본 발명은 상 변화 메모리 장치에 관한 것으로서, 상 변화 저항 소자를 포함하는 상 변화 메모리 장치에서 리드/라이트 동작 특성을 향상시킬 수 있도록 하는 기술이다.
일반적으로 마그네틱 메모리(Magnetic memory) 및 위상 변화 메모리(Phase Change Memory : PCM) 등의 비휘발성 메모리는 휘발성 램(RAM;Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이타가 보존되는 특성을 갖는다.
도 1a 및 도 1b는 종래의 상 변화 저항(PCR : Phase Change Resistor) 소자(4)를 설명하기 위한 도면이다.
상 변화 저항 소자(4)는 탑(Top)전극(1)과 버텀(Bottom)전극(3) 사이에 위상 변화층(PCM; Phase Change Material;2)을 삽입하여 전압과 전류를 인가하면, 위상 변화층(2)에 고온이 유기되어 저항에 변화에 따른 전기 전도 상태가 변하게 된다. 여기서, 위상 변화층(2)의 재료로는 AglnSbTe가 주로 사용된다. 그리고, 위상 변화층(2)은 칼코겐(chalcogen) 원소 (S, Se, Te)를 주성분으로 하는 화합 물(chalcogenide)을 이용하는데, 구체적으로 Ge-Sb-Te로 이루어진 게르마늄 안티몬 텔루르 합금물질(Ge2Sb2Te5)을 이용한다.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면이다.
도 2a에서와 같이 상 변화 저항 소자(4)에 임계값 이하의 저전류가 흐르면 위상 변화층(2)이 결정화가 되기에 적당한 온도가 된다. 이에 따라, 위상 변화층(2)이 결정 상태(Crystalline phase)가 되어 저저항 상태의 물질이 된다.
반면에, 도 2b에서와 같이 상 변화 저항 소자(4)에 임계값 이상의 고전류가 흐르면 위상 변화층(2)이 녹는 점(Melting Point) 이상의 온도가 된다. 이에 따라, 위상 변화층(2)이 비결정 상태가(Amorphous phase) 되어 고저항 상태의 물질이 된다.
이와 같이 상 변화 저항 소자(4)는 두 저항의 상태에 대응하는 데이타를 불휘발성으로 저장할 수 있게 된다. 즉, 상 변화 저항 소자(4)가 저저항 상태일 경우를 데이타 "1"이라 하고, 고저항 상태일 경우를 데이타 "0"이라 하면 두 데이타의 로직 상태를 저장할 수 있다.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면이다.
상 변화 저항 소자(4)의 탑 전극(1)과 버텀 전극(3) 사이에 일정 시간 동안 전류를 흘리게 되면 고 열이 발생하게 된다. 이에 따라, 탑 전극(1)과 버텀 전극(3)에 가해 준 온도 상태에 의해 위상 변화층(2)의 상태가 결정상과 비결정상으로 변하게 된다.
이때, 일정 시간 동안 저 전류를 흘리게 되면 저온 가열 상태에 의해 결정상이 형성되어 저 저항 소자인 상 변화 저항 소자(4)가 세트(SET) 상태가 된다. 반대로, 일정 시간 동안 고 전류를 흘리게 되면 고온 가열 상태에 의해 비결정상이 형성되어 고 저항 소자인 상 변화 저항 소자(4)가 리셋(RESET) 상태가 된다. 따라서, 이 두 개의 상(Phase) 차이가 전기적인 저항 변화로 표현되어 나타나게 된다.
이에 따라, 라이트 동작 모드시 세트(Set) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 낮은 전압을 긴 시간 동안 인가하게 된다. 반면에, 라이트 동작 모드시 리셋(Reset) 상태를 라이트 하기 위해 상 변화 저항 소자(4)에 높은 전압을 짧은 시간 동안 인가하게 된다.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도이다.
종래의 셀 어레이는 복수개의 비트라인 BL1~BL4과 복수개의 워드라인 WL1~WL4이 교차하는 영역에 단위 셀 C을 포함한다. 단위 셀 C은 상 변화 저항 소자 PCR와 다이오드 D를 포함한다. 여기서, 다이오드 D는 PN 다이오드 소자로 이루어진다.
상 변화 저항 소자 PCR의 한쪽 전극은 비트라인 BL과 연결되고, 다른 한쪽 전극은 다이오드 D의 P형 영역에 연결된다. 다이오드 D의 N형 영역은 워드라인 WL에 연결된다.
이러한 상 변화 메모리 장치는 리드 모드시 선택된 워드라인 WL에는 로우 전압이 인가된다. 그리고, 비트라인 BL에는 리드전압(Vread)이 인가되어 비트라인 BL, 상 변화 저항 소자 PCR 및 다이오드 D를 통해 세트(Set) 상태의 리드전류 Iset 또는 리셋 상태의 리드전류 Ireset가 워드라인 WL 쪽으로 흐르게 된다.
센스앰프 S/A는 비트라인 BL을 통해 인가되는 셀 데이터를 감지하고 기준전압 ref과 비교하여 데이터 "1"과 데이터 "0"을 구별한다. 기준전압 ref 인가단에는 레퍼런스 전류 Iref가 흐르게 된다. 그리고, 라이트 구동부 W/D는 셀에 데이터를 라이트할 때 비트라인 BL에 라이트 데이터에 대응하는 구동 전압을 공급한다.
본 발명은 다음과 같은 목적을 갖는다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 컬럼 스위칭 수단의 구조를 개선하여 데이터 전달 특성을 향상시키고 레이아웃 면적을 감소시킬 수 있도록 하는데 그 목적이 있다.
둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 컬럼 스위칭 수단의 제어 전압을 개선하여 리드/라이트 동작 특성을 향상시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 상 변화 메모리 장치는, 복수개의 비트라인에 의해 공유되는 글로벌 비트라인; 워드라인에 의해 제어되는 스위칭 소자와, 상 변화 저항 소자를 포함하여, 복수개의 비트라인으로부터 인가되는 전압에 따라 데이터의 리드/라이트가 이루어지는 셀 어레이; 및 컬럼 선택신호에 따라 복수개의 비트라인과 글로벌 비트라인을 선택적으로 연결하는 컬럼 선택부; 및 컬럼 선택신호의 전압 레벨을 제어하는 레벨 쉬프터를 포함하는 것을 특징으로 한다.
본 발명은 다음과 같은 효과를 제공한다.
첫째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 컬럼 스위칭 수단의 구조를 개선하여 데이터 전달 특성을 향상시키고 레이아웃 면적을 감소시킬 수 있도록 한다.
둘째, 상 변화 저항 소자를 이용한 메모리 장치에 있어서 컬럼 스위칭 수단의 제어 전압을 개선하여 리드/라이트 동작 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 5는 본 발명에 따른 상 변화 메모리 장치에 관한 구성도이다.
본 발명은 셀 어레이 CA와, 컬럼 디코더(100)와, 레벨 쉬프터(110) 및 컬럼 선택부(120)를 포함한다.
셀 어레이 CA는 복수개의 단위 셀 C을 포함한다. 복수개의 단위 셀 C은 비트라인 BL과 워드라인 WL이 교차하는 영역에 각각 형성된다. 그리고, 복수개의 단위 셀 C 각각은 하나의 상 변화 저항 소자 PCR와 하나의 스위칭 소자를 포함한다.
여기서, 스위칭 소자는 NMOS트랜지스터 N1~N4로 이루어지는 것이 바람직하다. 단위 셀 C에서 NMOS트랜지스터 N1~N4는 상 변화 저항 소자 PCR와 접지전압단 사이에 연결되어 게이트 단자가 워드라인 WL과 공통 연결된다. 그리고, 상 변화 저항 소자 PCR는 NMOS트랜지스터 N1~N4의 드레인 단자와 비트라인 BL1~BL4과 연결된다.
또한, 컬럼 디코더(100)는 컬럼 어드레스 YADD에 따라 해당 비트라인 BL을 선택하기 위한 디코딩 신호 YDEC를 출력한다. 레벨 쉬프터(110)는 펌핑전압 VPP과 음의 전압 VNEG에 따라 디코딩 신호 YDEC의 전압 레벨을 레벨 쉬프팅하여 컬럼 선택 신호 LYSW1~LYSW4를 출력한다.
즉, 레벨 쉬프터(110)는 프리차지 모드시 컬럼 선택 신호 LYSW1~LYSW4를 전원전압 VDD 보다 높은 펌핑전압 VPP 레벨로 출력한다. 그리고, 레벨 쉬프터(110)는 리드/라이트 동작 모드시 컬럼 선택 신호 LYSW1~LYSW4를 그라운드 전압 GND 보자 낮은 음의 전압 VNEG 레벨로 출력한다.
컬럼 선택부(120)는 복수개의 PMOS트랜지스터 P1~P4를 포함한다. 복수개의 PMOS트랜지스터 P1~P4는 각각의 비트라인 BL1~BL4과 글로벌 비트라인 GBL 사이에 연결되어 게이트 단자를 통해 컬럼 선택 신호 LYSW1~LYSW4가 인가된다.
이러한 컬럼 선택 신호 LYSW1~LYSW4에 따라 PMOS트랜지스터 P1~P4가 선택적으로 턴온되어 비트라인 BL과 글로벌 비트라인 GBL 사이의 연결을 제어한다. 그리고, 액티브 동작 모드시 컬럼 선택 신호 LYSW1~LYSW4 중 한 개의 신호만 활성화되어 해당 비트라인 BL에 연결된 단위 셀 C을 선택하게 된다.
이러한 본 발명은 하나의 글로벌 비트라인 GBL에 다수개의 비트라인 BL1~BL4이 연결되어 계층적 비트라인 구조를 이룬다.
한편, 상술된 컬럼 선택부(120)는 복수개의 PMOS트랜지스터 P1~P4를 포함한 다. 통상적으로 컬럼 선택을 위한 스위칭 소자는 NMOS트랜지스터로 이루어진다. 하지만, NMOS트랜지스터는 동작 특성상 로우 전압 레벨은 잘 통과시키지만 하이 전압 레벨은 잘 통과시키지 못하게 되어 하이 전압 전달 특성이 좋지 못하다.
따라서, 하이 전압 레벨을 잘 통과시키기 위해 NMOS트랜지스터의 게이트 전압을 드레인/소스 단의 전압보다 NMOS트랜지스터의 문턱전압(Vtn) 만큼 더 높게 설정해야된다. 이에 따라, 더 높은 고전압(예를 들면, 펌핑전압 VPP)이 필요하게 된다.
이러한 경우 NMOS트랜지스터의 사이즈가 커지게 되어 전체적인 셀 면적이 커지게 된다. 또한, 고전압을 생성하기 위한 전력 소모가 커지게 될 뿐만 아니라, 고전압 인가에 따른 NMOS트랜지스터의 신뢰성이 저하된다.
이에 따라, 전압 레벨이 높은 고전압을 전달하기 위한 컬럼 선택부(120)에서는 PMOS트랜지스터 P1~P4를 채택하는 것이 레이아웃 면에서나 고전압 레벨의 전달 특성 면에서도 유리하게 된다. 이러한 PMOS트랜지스터 P1~P4의 경우 펌핑전압 VPP 및 그라운드 전압을 사용하여 선택적인 스위칭 동작이 가능하도록 한다.
본 발명에서 컬럼 선택부(120)에 PMOS트랜지스터 P1~P4를 사용하게 될 경우 라이트 동작 모드시에 동작상의 문제가 발생하지 않는다. 즉, 라이트 동작 모드시 컬럼 선택 신호 LYSW1~LYSW4가 그라운드 전압 레벨로 액티브 될 경우, 비트라인 BL의 라이트 전압이 높고 PMOS트랜지스터 P1~P4의 게이트와 소스 간의 전압이 문턱전압(Vtp)보다 훨씬 크기 때문에 동작상의 문제가 없다.
그러나, 리드 동작 모드시에 컬럼 선택 신호 LYSW1~LYSW4가 그라운드 전압 레벨로 액티브 될 경우, 비트라인 BL의 리드 전압이 낮고 PMOS트랜지스터 P1~P4의 게이트와 소스 간의 전압이 문턱전압(Vtp)보다 작다. 이에 따라, 리드 동작 모드시 데이터를 센싱하기 위해 글로벌 비트라인 GBL에 인가되는 리드 전압 Vread이 PMOS트랜지스터 P1~P4의 문턱전압(Vtp)보다 작은 경우가 발생하게 된다.
즉, 단위 셀 C의 스위칭 소자가 종래와 같이 PN 다이오드 D 타입인 경우 PN 다이오드 D의 전압이 1.0V 이상을 필요로 하게 된다. 그런데, 비트라인 BL에 인가되는 리드 전압 Vread이 1.0V를 초과하게 되므로 컬럼 선택 신호 LYSW1~LYSW4를 그라운드 전압으로 활성화시켜도 문제가 되지 않는다.
반면에, 단위 셀 C의 스위칭 소자가 NMOS트랜지스터 타입일 경우 NMOS트랜지스터 N1~N4의 드레인과 소스 간의 전압이 0V 이상을 필요로 하게 된다. 그러나, 비트라인 BL의 리드 전압 Vread이 0.5V를 초과하지 않으므로, 컬럼 선택 신호 LYSW1~LYSW4가 그라운드 전압으로 활성화되면 PMOS트랜지스터 P1~P4의 전류 전달 능력이 매우 약하게 된다. 이에 따라, 리드 센싱 동작의 성능이 열화 될 수 있다.
따라서, 본 발명은 이러한 점을 해결하기 위해 PMOS트랜지스터 P1~P4의 게이트 전압, 즉, 컬럼 선택 신호 LYSW1~LYSW4를 음의 전압 VNEG으로 설정하여 조정하도록 한다.
이에 따라, 본 발명은 PMOS트랜지스터 P1~P4를 활성화하기 위한 컬럼 선택 신호 LYSW1~LYSW4를 음의 전압 VNEG 레벨로 설정하여, 라이트 동작 모드시 PMOS트랜지스터 P1~P4의 장점인 하이 레벨 전달 특성을 더욱 보강하면서, 리드 동작 모드시 낮은 리드 전압 Vread 레벨에서도 충분한 문턱전압(Vtp)을 확보할 수 있도록 한 다.
도 6은 본 발명에 따른 상 변화 메모리 장치의 라이트 모드시의 동작 타이밍도이다.
먼저, 프리차지 구간 동안에는 워드라인 WL과 글로벌 비트라인 GBL이 그라운드 전압 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N1가 턴오프되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결되지 않는다.
그리고, 컬럼 선택 신호 LYSW1~LYSW4 중 컬럼 선택 신호 LYSW1가 펌핑전압 VPP 레벨을 유지한다. 이에 따라, PMOS트랜지스터 P1가 턴오프 상태를 유지하게 되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결되지 않는다.
이후에, 라이트 동작 모드 구간에는 워드라인 WL과 글로벌 비트라인 GBL이 펌핑전압 VPP 레벨로 천이하여 NMOS트랜지스터 N1가 턴온된다. 상 변화 메모리 장치의 라이트 동작 모드시에는 높은 전압을 필요로 하게 된다. 이에 따라, 라이트 동작 모드시에는 외부 전원전압 VDD 보다 높은 펌핑 전압 VPP을 생성하여 비트라인 BL에 공급하게 된다.
그리고, 컬럼 선택 신호 LYSW1~LYSW4 중 컬럼 선택 신호 LYSW1가 음의 전압 VNEG 레벨로 천이 된다. 이에 따라, PMOS트랜지스터 P1가 턴온되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결된다.
도 7은 본 발명에 따른 상 변화 메모리 장치의 리드 모드시의 동작 타이밍도이다.
먼저, 프리차지 구간 동안에는 워드라인 WL과 글로벌 비트라인 GBL이 그라운 드 전압 레벨을 유지한다. 이에 따라, NMOS트랜지스터 N1가 턴오프되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결되지 않는다.
그리고, 컬럼 선택 신호 LYSW1~LYSW4 중 컬럼 선택 신호 LYSW1가 펌핑전압 VPP 레벨을 유지한다. 이에 따라, PMOS트랜지스터 P1가 턴오프 상태를 유지하게 되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결되지 않는다.
이후에, 리드 동작 모드 구간에는 워드라인 WL이 펌핑전압 VPP 레벨로 천이하여 NMOS트랜지스터 N1가 턴온된다. 그리고, 글로벌 비트라인 GBL이 리드 전압 Vread 레벨로 천이한다. 이때, 리드 전압 Vread은 그라운드 전압 GND 보다 높으며 PMOS트랜지스터 P1의 문턱전압(Vtp)보다 낮은 전압 레벨을 갖는 것이 바람직하다. 여기서, 리드 전압 Vread은 통상적으로 0.5V 이하로 설정되는 것이 바람직하다.
또한, 컬럼 선택 신호 LYSW1~LYSW4 중 컬럼 선택 신호 LYSW1가 음의 전압 VNEG 레벨로 활성화된다. 이때, 음의 전압 VNEG은 리드 전압 Vread 보다 PMOS트랜지스터 P1의 문턱전압(Vtp) 만큼 낮으며 그라운드 전압 GND 보다 낮은 전압 레벨을 갖는 것이 바람직하다. 이에 따라, PMOS트랜지스터 P1가 턴온되어 비트라인 BL1과 글로벌 비트라인 GBL이 연결된다.
즉, 컬럼 선택 신호 LYSW1를 음의 전압 VNEG 레벨로 설정하여 리드전압 Vread에서 음의 전압 VNEG 간에 충분한 전압, 즉, PMOS트랜지스터 P1의 문턱전압(Vtp) 이상의 전압이 인가되도록 함으로써 안정적인 센싱 전류가 흐를 수 있도록 한다.
도 8은 도 5의 컬럼 디코더(100) 및 레벨 쉬프터(110)에 관한 상세 회로도이 다. 도 8에서는 컬럼 어드레스 YADD1,YADD2를 입력받아 디코딩 신호 YDEC를 출력하고, 디코딩 신호 YDEC에 따라 컬럼 선택 신호 LYSW1~LYSW4 중 컬럼 선택 신호 LYSW1를 출력하는 것을 그 실시예로 설명한다.
먼저, 컬럼 디코더(100)는 낸드게이트 ND1를 포함한다. 여기서, 낸드게이트 ND1는 외부 버퍼를 통해 인가된 컬럼 어드레스 YADD1,YADD2를 낸드연산하여 디코딩 신호 YDEC를 출력한다.
레벨 쉬프터(110)는 핌핑 전압 레벨 쉬프터(111)와, 음의 전압 레벨 쉬프터(112)를 포함한다. 여기서, 펌핑 전압 레벨 쉬프터(111)는 PMOS트랜지스터 P5,P6와, NMOS트랜지스터 N5,N6를 포함한다. 그리고, 음의 전압 레벨 쉬프터(110)는 PMOS트랜지스터 P7,P8와, NMOS트랜지스터 N7,N8을 포함한다.
PMOS트랜지스터 P5는 펌핑전압 VPP 인가단과 NMOS트랜지스터 N5 사이에 연결되어 게이트 단자가 노드 VPPLS에 연결된다. 그리고, PMOS트랜지스터 P6는 펌핑전압 VPP 인가단과 NMOS트랜지스터 N6 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P5와 크로스 커플드(Cross Coupled) 연결된다. PMOS트랜지스터 P5,P6의 벌크에는 펌핑전압 VPP이 인가된다.
NMOS트랜지스터 N5는 PMOS트랜지스터 P5와 디코딩 신호 YDEC 인가단 사이에 연결되어 게이트 단자를 통해 전원전압 VDD이 인가된다. 그리고, NMOS트랜지스터 N6는 노드 VPPLS와 그라운드 전압 GND 인가단 사이에 연결되어 게이트 단자를 디코딩 신호 YDEC가 인가된다.
PMOS트랜지스터 P7는 노드 VPPLS와 NMOS트랜지스터 N7 사이에 연결되어 게이 트 단자를 통해 음의 전압 VNEG이 인가된다. PMOS트랜지스터 P8는 펌핑전압 VPP 인가단과 컬럼 선택 신호 LYSW1의 출력단 사이에 연결되어 게이트 단자가 노드 VPPLS에 연결된다. 여기서, PMOS트랜지스터 P7,P8의 벌크에는 펌핑전압 VPP이 인가된다.
NMOS트랜지스터 N7는 PMOS트랜지스터 P7와 음의 전압 VNEG 인가단 사이에 연결되어 게이트 단자가 컬럼 선택 신호 LYSW1의 출력단에 연결된다. 그리고, NMOS트랜지스터 N8는 컬럼 선택 신호 LYSW1의 출력단과 음의 전압 VNEG 인가단 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N7와 크로스 커플드(Cross Coupled) 연결된다. 여기서, NMOS트랜지스터 N7,N8의 벌크에는 음의 전압 VNEG이 인가된다.
도 9는 도 8의 레벨 쉬프터(110)에 관한 동작 타이밍도이다.
먼저, 프리차지 구간에서는 컬럼 어드레스 YADD1,YADD2가 그라운드 전압 GND레벨을 유지하게 된다. 이에 따라, 낸드게이트 ND1의 출력인 디코딩 신호 YDEC가 전원전압 VDD 레벨이 된다.
이러한 경우 디코딩 신호 YDEC에 따라 NMOS트랜지스터 N6가 턴온되어 노드 VPPLS가 그라운드 전압 GND을 유지하게 된다. 이에 따라, PMOS트랜지스터 P8가 턴온되어 컬럼 선택 신호 LYSW1가 펌핑전압 VPP 레벨을 유지하게 된다.
이후에, 리드 사이클 구간에서는 컬럼 어드레스 YADD1,YADD2가 그라운드 전압 GND에서 전원전압 VDD 레벨로 천이한다. 이에 따라, 낸드게이트 ND1의 출력인 디코딩 신호 YDEC가 전원전압 VDD 레벨에서 그라운드 전압 GND 레벨로 천이한다.
이러한 경우 디코딩 신호 YDEC에 따라 NMOS트랜지스터 N5를 통해 PMOS트랜지 스터 P6가 턴온되어 노드 VPPLS가 그라운드 전압 GND에서 펌핑전압 VPP 레벨로 천이하게 된다. 이에 따라, PMOS트랜지스터 P7와 NMOS트랜지스터 N8가 턴온되어 컬럼 선택 신호 LYSW1가 펌핑전압 VPP에서 음의 전압 VNEG 레벨로 천이하게 된다.
이러한 동작을 갖는 레벨 쉬프터(110)는 컬럼 선택 신호 LYSW1가 펌핑전압 VPP 레벨과 음의 전압 VNEG 사이에서 천이하게 된다. 이에 따라, 한번에 바로 레벨 쉬프팅 동작을 수행하는 것이 아니라, 디코딩 신호 YDEC를 두 번으로 나누어 레벨 쉬프팅 동작을 수행하도록 한다.
즉, 첫 번째는 펌핑전압 레벨 쉬프터(111)를 통해 디코딩 신호 YDEC를 펌핑전압 VPP과 그라운드 전압 GND 레벨로 레벨 쉬프팅 하여 노드 VPPLS를 출력한다. 두 번째는 음의 전압 레벨 쉬프터(112)를 통해 노드 VPPLS의 신호를 펌핑전압 VPP과 음의 전압 VNEG 레벨로 레벨 쉬프팅 하여 컬럼 선택 신호 LYSW1를 출력한다.
도 1a 및 도 1b는 종래의 상 변화 저항 소자를 설명하기 위한 도면.
도 2a 및 도 2b는 종래의 상 변화 저항 소자의 원리를 설명하기 위한 도면.
도 3은 종래의 상 변화 저항 셀의 라이트 동작을 설명하기 위한 도면.
도 4는 종래의 상 변화 메모리 장치의 셀 어레이에 관한 구성도.
도 5는 본 발명에 따른 상 변화 메모리 장치의 구성도.
도 6은 본 발명에 따른 상 변화 메모리 장치의 라이트 모드시의 동작 타이밍도.
도 7은 본 발명에 따른 상 변화 메모리 장치의 리드 모드시의 동작 타이밍도.
도 8은 도 5의 컬럼 디코더 및 레벨 쉬프터에 관한 상세 회로도.
도 9는 도 8의 레벨 쉬프터에 관한 동작 타이밍도.

Claims (16)

  1. 복수개의 비트라인에 의해 공유되는 글로벌 비트라인;
    워드라인에 의해 제어되는 스위칭 소자와, 상 변화 저항 소자를 포함하여, 상기 복수개의 비트라인으로부터 인가되는 전압에 따라 데이터의 리드/라이트가 이루어지는 셀 어레이; 및
    컬럼 선택신호에 따라 상기 복수개의 비트라인과 상기 글로벌 비트라인을 선택적으로 연결하는 컬럼 선택부; 및
    상기 컬럼 선택신호의 전압 레벨을 제어하는 레벨 쉬프터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  2. 제 1항에 있어서, 컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 출력하는 컬럼 디코더를 더 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  3. 제 2항에 있어서, 상기 컬럼 디코더는 낸드게이트를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  4. 제 1항에 있어서, 상기 셀 어레이는
    접지전압단과 상기 상 변화 저항 소자 사이에 연결되어 게이트 단자가 상기 워드라인과 연결된 NMOS트랜지스터; 및
    상기 NMOS트랜지스터와 비트라인 사이에 연결된 상기 상 변화 저항 소자를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  5. 제 1항 또는 제 4항에 있어서, 상기 워드라인은 프리차지 동작 모드시 그라운드 전압 레벨을 갖고, 리드/라이트 동작 모드시 펌핑전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  6. 제 1항에 있어서, 상기 컬럼 선택부는
    상기 복수개의 비트라인과 상기 글로벌 비트라인 사이에 연결되어 게이트 단자를 통해 상기 컬럼 선택신호가 인가되는 PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  7. 제 1항 또는 제 6항에 있어서, 상기 레벨 쉬프터는 프리차지 모드시 상기 컬럼 선택신호를 펌핑전압 레벨로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  8. 제 1항 또는 제 6항에 있어서, 상기 레벨 쉬프터는 리드/라이트 동작 모드시 상기 컬럼 선택신호를 음의 전압 레벨로 출력하는 것을 특징으로 하는 상 변화 메모리 장치.
  9. 제 8항에 있어서, 상기 음의 전압 레벨은 상기 글로벌 비트라인에 인가되는 리드전압 보다 상기 스위칭 소자의 문턱전압만큼 낮은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  10. 제 1항에 있어서, 상기 글로벌 비트라인은 라이트 동작 모드시 펌핑전압 레벨을 갖고, 리드 동작 모드시 리드전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  11. 제 10항에 있어서, 상기 리드전압은 그라운드 전압 레벨보다 높으며, 상기 스위칭 소자의 문턱전압보다 낮은 전압 레벨을 갖는 것을 특징으로 하는 상 변화 메모리 장치.
  12. 제 1항에 있어서, 상기 레벨 쉬프터는
    상기 컬럼 선택신호를 펌핑전압 레벨과 그라운드 전압 레벨을 갖도록 레벨 쉬프팅하는 펌핑전압 레벨 쉬프터; 및
    상기 펌핑전압 레벨 쉬프터의 출력을 상기 펌핑전압 레벨과 음의 전압 레벨을 갖도록 레벨 쉬프팅하는 음의 전압 레벨 쉬프터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  13. 제 12항에 있어서, 상기 펌핑전압 레벨 쉬프터는
    상기 펌핑전압의 인가단에 그 일단이 공통 연결되어 게이트 단자가 크로스 커플드 연결된 제 1 및 제 2PMOS트랜지스터;
    상기 제 1PMOS트랜지스터와 디코딩 신호의 인가단 사이에 연결되어 게이트 단자를 통해 전원전압이 인가되는 제 1NMOS트랜지스터; 및
    상기 제 2PMOS트랜지스터와 상기 그라운드 전압의 인가단 사이에 연결되어 게이트 단자를 통해 상기 디코딩 신호가 인가되는 제 2NMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  14. 제 13항에 있어서, 상기 제 1 및 제 2PMOS트랜지스터는 벌크 단자를 통해 상기 펌핑전압이 인가되는 것을 특징으로 하는 상 변화 메모리 장치.
  15. 제 12항에 있어서, 상기 음의 전압 레벨 쉬프터는
    상기 음의 전압의 인가단에 그 일단이 공통 연결되어 게이트 단자가 크로스 커플드 연결된 제 3 및 제 4NMOS트랜지스터;
    상기 제 3NMOS트랜지스터와 상기 펌핑전압 레벨 쉬프터의 출력단 사이에 연결되어 게이트 단자를 통해 상기 음의 전압이 인가되는 제 3PMOS트랜지스터; 및
    상기 제 4NMOS트랜지스터와 상기 펌핑전압의 인가단 사이에 연결되어 게이트 단자가 상기 펌핑전압 레벨 쉬프터의 출력이 인가되는 제 4PMOS트랜지스터를 포함하는 것을 특징으로 하는 상 변화 메모리 장치.
  16. 제 15항에 있어서, 상기 제 3 및 제 4NMOS트랜지스터는 벌크 단자를 통해 상기 음의 전압이 인가되는 것을 특징으로 하는 상 변화 메모리 장치.
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* Cited by examiner, † Cited by third party
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100688553B1 (ko) 2005-06-22 2007-03-02 삼성전자주식회사 코어 사이즈를 감소시킨 반도체 메모리 장치
KR100723569B1 (ko) * 2005-09-30 2007-05-31 가부시끼가이샤 도시바 상 변화 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170358328A1 (en) * 2011-06-10 2017-12-14 Micron Technology, Inc. Apparatus and methods to perform read-while write (rww) operations
US10885945B2 (en) * 2011-06-10 2021-01-05 Micron Technology, Inc. Apparatus and methods to perform read-while write (RWW) operations

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