KR20090037261A - Capacitor Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명에 따른 반도체 소자의 캐패시터 제조방법은, 반도체 기판 상부에 몰드 절연막을 형성하는 단계와, 상기 몰드절연막을 식각하여 하부 폭 보다 상부 폭이 더 넓은 홀을 형성하는 단계와, 상기 홀의 측벽 상부 및 몰드절연막 상에 선택적으로 절연막을 형성하는 단계를 포함한다.A method of manufacturing a capacitor of a semiconductor device according to the present invention includes forming a mold insulating film on a semiconductor substrate, etching the mold insulating film to form a hole having a wider upper width than a lower width, and forming an upper portion of the sidewall of the hole and And selectively forming an insulating film on the mold insulating film.
Description
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 보다 자세하게는, 높은 종횡비의 구조를 갖는 스토리지 노드의 적용시, 각 인접한 상기 스토리지 노드 간의 쇼트(Short)를 방지하여 캐패시터의 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, when applying a storage node having a high aspect ratio structure, it is possible to improve the capacity of the capacitor by preventing short between each adjacent storage node. A method for manufacturing a capacitor of a semiconductor device.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기도 점점 작아지고 있고, 이에 따라, 디램과 같은 메모리 소자에서 데이터를 저장하는 기억 장소로서 기능하는 캐패시터의 폭(width) 또한 작아지고 있다. As the integration of semiconductor devices increases, the device sizes are also getting smaller. Accordingly, the width of a capacitor serving as a storage location for storing data in a memory device such as a DRAM is also decreasing.
상기 캐패시터는 스토리지 노드(Storage node)와 플레이트 노드(Plate node) 사이에 유전체(Dielectric)막이 개재된 구조로서, 이러한 구조를 갖는 캐패시터의 저장 용량(캐패시턴스)은 노드의 표면적과 유전체막의 유전율에 비례하고, 노드 간의 간격, 즉, 유전체막의 두께에 반비례한다. The capacitor has a structure in which a dielectric film is interposed between a storage node and a plate node, and a storage capacity (capacitance) of a capacitor having such a structure is proportional to the surface area of the node and the dielectric constant of the dielectric film. Is inversely proportional to the spacing between nodes, that is, the thickness of the dielectric film.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 확대시키거나, 또는, 노드 간의 거리를 줄이는 것이 요구된 다. Therefore, in order to obtain a high capacity capacitor, it is required to use a dielectric film having a high dielectric constant, to enlarge the node surface area, or to reduce the distance between nodes.
그런데, 노드 간의 거리, 즉, 유전체막의 두께를 줄이는 것은 한계가 있기 때문에, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 노드 표면적을 넓히는 방식으로 진행되고 있다.However, since there is a limit to reducing the distance between the nodes, that is, the thickness of the dielectric film, researches for forming a capacitor having a high capacity have been conducted by using a dielectric film having a high dielectric constant or increasing the node surface area.
여기서, 상기 노드 표면적을 증가시키기 위한 방법으로는 스토리지 노드의 형태를 오목(Concave) 또는 실린더(Cylinder) 형태의 3차원 구조로 형성하는 방법이 대표적이며, 이 중에서도 실린더 형태의 스토리지 노드는 오목 형태의 스토리지 노드에 비해 상대적으로 매우 넓은 노드 면적을 갖기 때문에 고집적 소자에 적용하기에 유리하다. In this case, the method for increasing the node surface area is typically a method of forming a storage node into a three-dimensional structure of a concave or cylinder shape, and among these, a cylindrical storage node has a concave shape. The relatively large node area compared to the storage node is advantageous for high integration devices.
한편, 상기와 같은 스토리지 노드의 면적을 증가시키는 방법으로서, 상기 오목 또는 실린더 형태 이외에, 스토리지 노드가 높은 종횡비를 갖는 HARC(High Aspect Ratio Capacitor) 구조를 적용하는 방법이 있다. On the other hand, as a method of increasing the area of the storage node as described above, there is a method of applying a high aspect ratio capacitor (HARC) structure in which the storage node has a high aspect ratio, in addition to the concave or cylindrical shape.
상기 HARC 구조의 스토리지 노드는 일반적으로 서로 상이한 식각율을 갖는 PSG(Phosposilicate glass)막 및 TEOS(Tetraethly orthosilicate) 막을 일정 비율의 두께로 적층하여 몰드 절연막으로 사용한다. In general, the HARC-structured storage node stacks a PSG (Phosposilicate glass) film having a different etch rate and a tetraethly orthosilicate (TEOS) film at a predetermined ratio to use a mold insulating film.
그러나, 자세하게 도시하고 설명하지는 않았지만, 상기와 같은 높은 종횡비를 갖는 HARC 구조의 스토리지 노드는, 상기 스토리지 노드를 이루는 스토리지 노드용 홀이 하부의 선폭은 작고, 상대적으로 상기 홀의 높이는 상기 선폭에 비해 월등히 높기 때문에, 스토리지 노드 콘택 플러그를 형성하기 위한 몰드 절연막 식각시 수직으로 곧은 형상을 형성하기 어렵다. However, although not shown and described in detail, the storage node of the HARC structure having such a high aspect ratio has a lower line width at the lower portion of the storage node constituting the storage node, and the height of the hole is significantly higher than the line width. As a result, it is difficult to form a vertically straight shape when etching the mold insulating layer for forming the storage node contact plug.
더욱이, 상기 스토리지 노드용 홀의 식각 공정 수행 후, 감광막 제거 및 세정 공정 등에 의해 상기 스토리지 노드용 홀의 곧은 형상의 형성은 더욱 어렵게 되어, 식각 공정 수행 후, 도 1에 도시된 바와 같이 상기 홀(H) 중간 부분이 바깥쪽으로 움푹 패이게 되는 불룩한 네가티브(Negative) 슬로프(Slope) 형의 보잉(Bowing) 현상(A)이 발생하게 되며, 이로 인해, 인접한 스토리지 노드 간이 서로 맞닿아 쇼트(Short : B)를 발생시키게 된다.Furthermore, after performing the etching process of the hole for the storage node, the straight shape of the hole for the storage node is more difficult to be formed by a photoresist removal and cleaning process, and after performing the etching process, the hole H as shown in FIG. 1. A bulging negative slope-type bowing phenomenon (A), in which the middle portion is pitted outward, occurs, causing shorts (B) to contact each other between adjacent storage nodes. Will be generated.
여기서, 미설명된 도면 부호 102, 104, 106 및 108은 각각 반도체 기판, PSG막, TEOS막 및 층간절연막을 나타낸다.Here,
한편, 상기와 같은 인접한 스토리지 노드 간의 쇼트를 해결하기 위해서, 상기 보잉이 발생한 부분에 추가적으로 산화막을 형성하는 방법이 연구되고 있으나, 현재의 종래 스토리지 노드 구조에서는 상기와 같은 네가티브형 슬로프에 산화막을 증착할 수 있는 방법이 없다. On the other hand, in order to solve the short between the adjacent storage nodes, a method for forming an oxide film in addition to the portion where the bowing has been studied, but in the current conventional storage node structure, the oxide film is deposited on the negative slope as described above. There is no way to do it.
본 발명은 높은 종횡비를 갖는 구조의 스토리지 노드 적용시, 인접한 스토리지 노드 간의 쇼트를 방지할 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.The present invention provides a method of manufacturing a capacitor of a semiconductor device that can prevent a short between adjacent storage nodes when applying a storage node having a high aspect ratio structure.
또한, 본 발명은 상기와 같이 높은 종횡비를 갖는 구조의 스토리지 노드 적용시, 인접한 스토리지 노드 간의 쇼트를 방지하여 캐패시터의 용량을 향상시킬 수 있는 반도체 소자의 캐패시터 제조방법을 제공한다.In addition, the present invention provides a method of manufacturing a capacitor of a semiconductor device capable of improving the capacity of the capacitor by preventing a short circuit between adjacent storage nodes when applying a storage node having a high aspect ratio structure as described above.
본 발명에 따른 캐패시터의 제조방법은, 반도체 기판 상부에 몰드 절연막을 형성하는 단계; 상기 몰드절연막을 식각하여 하부 폭 보다 상부 폭이 더 넓은 홀을 형성하는 단계; 및 상기 홀의 측벽 상부 및 몰드절연막 상에 선택적으로 절연막을 형성하는 단계;를 포함한다.A method of manufacturing a capacitor according to the present invention includes forming a mold insulating film on a semiconductor substrate; Etching the mold insulating layer to form a hole having a wider upper width than a lower width; And selectively forming an insulating film on the upper sidewall of the hole and on the mold insulating film.
상기 몰드 절연막은 제1절연막, 제2절연막 및 제3절연막의 적층막으로 형성한다.The mold insulating film is formed of a laminated film of a first insulating film, a second insulating film, and a third insulating film.
상기 제1절연막은 PSG(Phosposilicate glass)막으로 형성한다.The first insulating layer is formed of a PSG (Phosposilicate glass) film.
상기 제2절연막은 TEOS(Tetraethly orthosilicate)막으로 형성한다.The second insulating layer is formed of a tetraethly orthosilicate (TEOS) layer.
상기 제3절연막은 PSG(Phosposilicate glass)막으로 형성한다.The third insulating layer is formed of a PSG (Phosposilicate glass) film.
상기 제1 및 제3절연막은 제2절연막보다 식각 속도가 더 빠른 막으로 형성한다.The first and third insulating layers may be formed of a faster etching rate than the second insulating layer.
상기 홀을 형성하는 단계는, 상기 몰드 절연막 상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각마스크로 이용하여 상기 몰드 절연막 내에 스토리지 노드용 홀을 형성하는 단계; 상기 감광막 패턴을 제거하는 단계; 및 상기 스토리지 노드용 홀을 세정하는 단계;를 포함한다.The forming of the hole may include forming a photoresist pattern on the mold insulating layer; Forming a hole for a storage node in the mold insulating layer using the photoresist pattern as an etching mask; Removing the photoresist pattern; And cleaning the hole for the storage node.
상기 절연막은 산화막으로 형성한다.The insulating film is formed of an oxide film.
상기 절연막을 형성하는 단계는, CVD(Chemical Vapor Deposition), HDP(High Density Plasma) 및 HARP(High Aspect Ratio Process) 중 어느 하나의 방식으로 수행한다.The forming of the insulating layer may be performed by any one of a chemical vapor deposition (CVD), a high density plasma (HDP), and a high aspect ratio process (HARP).
상기 절연막은 TEOS(Tetraethly orthosilicate), BPSG(Boro-phospho Silicate Glass) 및 USG(Undoped Silicate Glass)중 어느 하나의 막으로 형성한다.The insulating layer is formed of any one of Tetraethly orthosilicate (TEOS), Boro-phospho Silicate Glass (BPSG), and Undoped Silicate Glass (USG).
상기 절연막은 50∼1000Å의 두께로 형성한다.The insulating film is formed to a thickness of 50 to 1000 GPa.
본 발명은, 반도체 소자의 캐패시터 제조방법에 있어서, 높은 종횡비를 갖는 스토리지 노드 적용시, 몰드 절연막 상에 상기 몰드 절연막과 식각율이 상이한 PSG막을 형성하여 스토리지 노드용 홀을 형성함으로써, 하부 보다 상부의 폭이 더 넓은 폭을 갖는 스토리지 노드용 홀을 형성할 수 있다.The present invention provides a method for manufacturing a capacitor of a semiconductor device, wherein when a storage node having a high aspect ratio is applied, a PSG film having a different etching rate from the mold insulating film is formed on a mold insulating film to form holes for the storage node, thereby forming a hole for a storage node. It is possible to form a hole for a storage node having a wider width.
또한, 본 발명은 상기와 같이 하부 보다 상부의 폭이 더 넓은 폭을 갖는 스토리지 노드용 홀 측벽 상부 및 상부 면에 산화막을 형성함으로써, 인접한 스토리지 노드 간이 맞닿는 것을 방지할 수 있으므로, 따라서, 인접한 각 스토리지 노드 간의 쇼트를 방지할 수 있다.In addition, the present invention can prevent the abutment between adjacent storage nodes by forming an oxide film on the upper side and the upper side of the hole sidewall for the storage node having a wider width than the lower side as described above. The short between nodes can be prevented.
그 결과, 본 발명은 높은 종횡비를 갖는 스토리지 노드 적용시, 인접한 각 스토리지 노드 간의 쇼트를 방지함과 아울러, 캐패시터의 용량을 향상시킬 수 있다.As a result, when the storage node having a high aspect ratio is applied, it is possible to prevent short between adjacent storage nodes and to improve the capacity of the capacitor.
본 발명은 반도체 소자의 캐패시터 제조방법에 있어서, 높은 종횡비를 갖는 스토리지 노드 적용시, 몰드 절연막 상에 상기 몰드 절연막과 식각율이 상이한 PSG막을 형성하고, 상기 PSG막 및 몰드 절연막을 식각하여 스토리지 노드용 홀을 형성한 다음, 상기 홀 측벽 상부 및 상부 면에 산화막을 형성한다.In the method of manufacturing a capacitor of a semiconductor device, in the case of applying a storage node having a high aspect ratio, a PSG film having a different etching rate from the mold insulating film is formed on a mold insulating film, and the PSG film and the mold insulating film are etched for the storage node. After the hole is formed, an oxide film is formed on the upper and upper surfaces of the hole sidewall.
이렇게 하면, 상기와 같이 몰드 절연막 상에 상기 몰드 절연막과 식각율이 상이한 PSG막을 형성하여 스토리지 노드용 홀을 형성함으로써, 상기 홀 내부를 하부 보다 상부의 폭이 더 넓은 폭을 갖는 포지티브(Positive) 슬로프(Slope)형으로 형성시킬 수 있다.In this case, a positive slope having a wider width of the upper part of the hole than the lower part is formed by forming a PSG film having a different etching rate from the mold insulating film on the mold insulating film as described above. (Slope) can be formed.
또한, 본 발명은 상기와 같이 하부 보다 상부의 폭이 더 넓은 폭을 갖는 포지티브(Positive) 슬로프(Slope)형으로 형성된 상기 홀 측벽 상부 및 상부 면에 산화막을 형성함으로써, 인접한 스토리지 노드 간이 맞닿는 것을 방지할 수 있으므로, 따라서, 인접한 각 스토리지 노드 간의 쇼트를 방지할 수 있다.In addition, the present invention prevents abutment between adjacent storage nodes by forming an oxide film on the upper and upper surfaces of the hole sidewalls formed in a positive slope type having a width wider than the lower portion as described above. Therefore, it is possible to prevent a short between each adjacent storage node.
그 결과, 높은 종횡비를 갖는 스토리지 노드 적용시, 인접한 각 스토리지 노드 간의 쇼트를 방지함과 아울러, 캐패시터의 용량을 향상시킬 수 있다.As a result, when applying a storage node having a high aspect ratio, it is possible to prevent a short between each adjacent storage node and to improve the capacity of the capacitor.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.2A to 2D are cross-sectional views of processes for describing a method of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 게이트 및 비트라인과 같은 하부 구조물(도시안됨)을 갖는 반도체 기판(202) 상부에 몰드 절연막(208) 및 제1절연막(210)을 차례로 형성한다. 여기서, 상기 제1절연막(210)은 상기 몰드 절연막(208) 보다 식각율이 더 높은 막으로 형성하는 것이 바람직하다.Referring to FIG. 2A, a
이때, 상기 몰드 절연막(208)은 PSG(Phosposilicate glass)막(204) 및 TEOS(Tetraethly orthosilicate)막(206)의 적층막으로 형성하며, 상기 제1절연 막(210)은 PSG(Phosposilicate glass)막으로 형성한다.In this case, the
도 2b를 참조하면, 상기 몰드절연막(208) 및 제1절연막(210) 상에 감광막 패턴(마스트 패턴)을 형성하고, 상기 감광막 패턴을 식각마스크로 이용하여 상기 몰드 절연막(208) 및 제1절연막(210)을 상기 반도체 기판(202)이 노출될 때까지 차례로 식각하여 하부 보다 상부의 폭이 더 넓은 폭을 갖는 스토리지 노드용 홀(H')을 형성한다.Referring to FIG. 2B, a photoresist pattern (mask pattern) is formed on the
이때, 상기 스토리지 노드용 홀(H') 형성시, 높은 종횡비를 갖는 깊은 깊이의 홀을 형성하기 때문에 상기 몰드 절연막(208)의 TEOS막(206) 부분에서 내부에서 부터 외부 방향으로 볼록한 형상을 갖는 보잉 부분(A')이 발생하게 된다. 또한, 상기 보잉(A') 현상이 발생하는 부분은 네가티브 슬로프형의 형태를 갖는다.At this time, when the hole H 'for the storage node is formed, a hole having a high aspect ratio is formed to have a convex shape from the inside to the outside in the TEOS
도 2c를 참조하면, 상기 감광막 패턴을 제거하고, 상기 스토리지 노드용 홀(H')에 대해 세정 공정을 수행한다.Referring to FIG. 2C, the photoresist pattern is removed and a cleaning process is performed on the hole H ′ for the storage node.
이때, 상기 세정 공정 수행시, 상기 스토리지 노드용 홀(H') 중간 부분에 형성된 보잉(A') 부분의 폭은 더욱 넓어지게 되나, 상기 몰드 절연막(208) 상에 형성된 PSG막(204)이 상기 몰드 절연막(208)의 TEOS막(206) 보다 상기 세정에 의한 식각 속도가 더 빨라, 상기 TEOS막(206)에 부분에 형성된 보잉(A') 부분이 더 넓어지는 정도 보다, 상기 PSG막(204)의 스토리지 노드용 홀(H')의 입구가 넓어지는 정도가 더 높아, 이로 인해 세정 공정 수행 후, 스토리지 노드용 홀(H')은 하부 보다 상부가 더 큰 폭을 갖도록 형성되며, 결과적으로 상기 스토리지 노드용 홀(H')은 포지티브 슬로프 형의 형태를 갖는다.At this time, when the cleaning process is performed, the width of the boeing A 'portion formed in the middle portion of the hole H' for the storage node becomes wider, but the
도 2d를 참조하면, 상기 포지티브 슬로프 형의 형태를 갖는 스토리지 노드용 홀(H')의 측벽 상부 및 상기 제1절연막(210) 상부 면에 제2절연막(212)을 형성한다.Referring to FIG. 2D, a second
상기 제2절연막(212)은 50∼1000Å 정도의 두께를 갖는 산화막으로 형성하며, CVD(Chemical Vapor Deposition), HDP(High Density Plasma) 및 HARP(High Aspect Ratio Process) 중 어느 하나의 방식으로 수행하며, TEOS(Tetraethly orthosilicate), BPSG(Boro-phospho Silicate Glass) 및 USG(Undoped Silicate Glass)중 어느 하나의 막으로 형성한다.The second
이후, 도시하지는 않았지만, 상기 스토리지 노드용 홀 표면에 스토리지 노드를 형성하고, 상기 스토리지 노드 상에 유전막 및 플레이트 노드를 형성하여 반도체 소자의 캐패시터를 완성한다.Subsequently, although not shown, a storage node is formed on the hole surface for the storage node, and a dielectric film and a plate node are formed on the storage node to complete the capacitor of the semiconductor device.
전술한 바와 같이 본 발명은, 몰드 절연막 상에 상기 몰드 절연막과 식각율이 상이한 PSG막을 형성하여 스토리지 노드용 홀을 형성하고, 상기 스토리지 노드용 홀 측벽 상부 및 제1절연막 상부 면에 산화막을 형성함으로써, 스토리지 노드용 홀을 형성하기 위한 몰드 절연막 식각 공정시, 상기 홀 내부를 하부 보다 상부의 폭이 더 넓은 폭을 갖는 포지티브(Positive) 슬로프(Slope)형으로 형성시킬 수 있다.As described above, in the present invention, a PSG film having a different etching rate from the mold insulating film is formed on the mold insulating film to form holes for the storage node, and an oxide film is formed on the upper sidewall of the hole for the storage node and the upper surface of the first insulating film. In the mold insulating layer etching process for forming the hole for the storage node, the inside of the hole may be formed in a positive slope shape having a width wider than the bottom thereof.
또한, 상기와 같이 포지티브 슬로프 형으로 형성된 홀 측벽 상부 및 상부 면에 산화막을 형성하여 인접한 스토리지 노드 간이 맞닿는 것을 방지할 수 있으므로, 따라서, 인접한 각 스토리지 노드 간의 쇼트를 방지할 수 있다.In addition, since an oxide film is formed on upper and upper sidewalls of the hole sidewalls formed in the positive slope type as described above, the contact between adjacent storage nodes can be prevented, and therefore, a short between each adjacent storage node can be prevented.
그 결과, 높은 종횡비를 갖는 스토리지 노드 적용시, 인접한 각 스토리지 노드 간의 쇼트를 방지함과 아울러, 캐패시터의 용량을 향상시킬 수 있다.As a result, when applying a storage node having a high aspect ratio, it is possible to prevent a short between each adjacent storage node and to improve the capacity of the capacitor.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.In the above-described embodiments of the present invention, the present invention has been described and described with reference to specific embodiments, but the present invention is not limited thereto, and the scope of the following claims is not limited to the scope of the present invention. It will be readily apparent to those skilled in the art that the present invention may be variously modified and modified.
도 1은 종래의 문제점을 도시한 단면도.1 is a cross-sectional view showing a conventional problem.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 공정별 단면도. 2A to 2D are cross-sectional views illustrating processes of manufacturing a capacitor of a semiconductor device according to an embodiment of the present invention.
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2007
- 2007-10-11 KR KR1020070102823A patent/KR20090037261A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102931194A (en) * | 2011-08-10 | 2013-02-13 | 海力士半导体有限公司 | Semiconductor device and method for fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20071011 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |