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KR20090004469A - 반도체 장치 - Google Patents

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KR20090004469A
KR20090004469A KR1020080046625A KR20080046625A KR20090004469A KR 20090004469 A KR20090004469 A KR 20090004469A KR 1020080046625 A KR1020080046625 A KR 1020080046625A KR 20080046625 A KR20080046625 A KR 20080046625A KR 20090004469 A KR20090004469 A KR 20090004469A
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KR
South Korea
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wiring
film
seal
plug
insulating film
Prior art date
Application number
KR1020080046625A
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English (en)
Inventor
šœ이치 도키토
Original Assignee
오끼 덴끼 고오교 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by 오끼 덴끼 고오교 가부시끼가이샤 filed Critical 오끼 덴끼 고오교 가부시끼가이샤
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Abstract

(과제) 응력 내성이 보다 높은 시일 링 구조를 갖는 반도체 장치를 제공한다.
(해결 수단) 복수의 반도체 소자를 포함하는 반도체층과, 반도체층 상에 형성된 절연막과, 절연막을 관통하고 또한 반도체 소자의 전체를 둘러싸는 통형상체를 포함하는 반도체 장치로서, 통형상체는, 그 둘레 방향에 있어서 각각이 서로 이간되고 또한 평행한 복수의 통형상 플러그와, 통형상 플러그의 각각과 교차하는 복수의 벽부를 갖는다.
플러그, 반도체 장치, 구리, 금속 배선

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 반도체 소자의 외주를 둘러싸 칩 내주부에 대한 응력의 전파를 방지하는 시일 링의 구조에 관한 것이다.
마이크로 프로세서나 메모리 등 반도체 장치의 미세화의 진전에 의해 트랜지스터 등의 소자 레벨의 집적도가 비약적으로 향상되고 있다. 이 때문에, 하지(下地) 레벨의 고집적화에 맞추어 배선계의 고집적화를 실현하는 다층 배선이 필수로 되고 있다. 그러나, 배선계의 미세화에 수반하여 종래 프로세스의 연장에서는 배선층에 있어서의 신호의 지연, 즉 RC 지연이 커져 동작 속도의 고속화에 방해가 된다. 따라서, 마이크로 프로세서 등의 추가적인 고속화의 실현에는, 배선 저항 R 과 배선간 용량 C 의 저감이 필요 불가결해진다. 배선 저항 R 의 저감에 관해서는, 배선 재료를 종래의 Al 에서 Cu 로 변경함으로써 저항값을 대폭 저감시킬 수 있다. Cu 는, Al 과 달리 에칭 가공이 매우 곤란한 반면, 스텝 커버리지가 우수한 박막 형성법으로서의 CVD 법이나 매립을 위한 도금법으로 두꺼운 막을 형성하는 것이 비교적 용이하다. 이러한 Cu 의 장점을 살려, 단점을 배제한 가공 프로세스로서 다마신법이 알려져 있다. 다마신법이란, 층간 절연막에 미리 배선용의 홈을 형성하고, 이 홈을 매립하도록 Cu 막을 웨이퍼 전체면에 퇴적하여, 홈에 매립된 부분 이외의 Cu 막을 CMP 법을 사용하여 제거하고, 층간 절연막 내에 Cu 배선을 형성하는 기술이다.
한편, 배선간 용량 C 의 저감에 관해서는, 층간 절연막의 재료로서 종래의 SiO2 막 대신에 비유전율이 보다 낮은, 이른바 low-k 막의 도입이 검토되고 있다. low-k 막의 재료로서 주목되고 있는 메틸 함유 폴리실록산 (MSQ) 은, 메틸기의 존재에 의해 분자 구조 내에 간극을 발생시키기 때문에 막은 다공질이 된다. 이와 같은 막 밀도가 낮은 low-k 막은, 흡습성이 높고, 또 불순물의 침입에 의한 유전율의 증가와 같은 신뢰성의 영향이 염려된다. 또한 다이싱이나 CMP 연마 등에 의한 응력 작용시에 low-k 막의 기계적 강도의 취약성에서 기인하여 파괴가 생기고 쉽고, 또, low-k 막의 낮은 계면 밀착성에서 기인하여 층간 박리가 생길 우려도 있다. 이 때문에, low-k 막을 갖는 반도체 장치에 있어서는 회로 소자가 형성된 활성 영역의 주위를 금속 배선으로 둘러싸도록 이른바 시일 링이 형성된다. 활성 영역의 주위를 금속 배선으로 둘러쌈으로써 CMP 연마시나 다이싱시에 있어서의 응력의 전파를 방지하고, low-k 막의 파괴나 층간 박리를 방지할 수 있다.
특허 문헌 1 : 일본 공개특허공보 2005-167198호
특허 문헌 2 : 일본 공개특허공보 2006-93407호
층간 절연막의 더욱 향상된 저유전율화를 달성하기 위해서, 현재도 low-k 막의 개발이 활발하게 검토되고 있고, 보다 유전율이 낮은 포러스 실리카 등의 다공질막의 채용도 검토되고 있다. 그러나, 그 기계적 강도는 유전율의 저하와 함께 현저하게 저하된다. 그 때문에, 다이싱시에 있어서 외부로부터의 응력에 대해 시일 링에 가해지는 부하가 상대적으로 증가하게 된다. 즉, 시일 링은, 다이싱시에 있어서 스크라이브 라인 근방에서 발생하는 국소적인 응력의 칩 내부에 대한 전파를 방지하지만, 시일 링 근방의 low-k 막의 강도가 저하됨으로써 시일 링 자체에 가해지는 응력이 증가된다. 이로써, 시일 링이 응력에 완전하게 견딜 수 없어, 부분적으로 파괴되거나 크랙이 발생하여 시일 링으로서의 기능을 충분히 발휘할 수 없게 된다. 그 결과, 활성 영역 내부에 수분 등의 불순물이 침입하는 것을 허용하여, 성능 열화를 일으키는 원인이 된다. 이와 같이, 층간 절연막의 더욱 향상된 저유전율화를 도모하기 위해서는, 이것과 동시에 시일 링 자체의 응력 내성을 향상시키는 것이 불가결해진다.
본 발명은, 상기한 점을 감안하여 이루어진 것으로, 응력 내성이 보다 높은 시일 링 구조를 갖는 반도체 장치를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치는, 복수의 반도체 소자를 포함하는 반도체층과, 상기 반도체층 상에 형성된 절연막과, 상기 절연막을 관통하고 또한 상기 반도체 소자의 전체를 둘러싸는 통형상체를 포함하는 반도체 장치로서, 상기 통형상체는, 그 둘레 방향에 있어서 각각이 서로 이간되고 또한 평행한 복수의 통형상 플러그와, 상기 통형상 플러그의 각각과 교차하는 복수의 벽부를 갖는 것을 특징으로 한다.
본 발명의 반도체 장치에 의하면, 종래 구조의 시일 링에 비해 시일 링 자체의 응력 내성을 향상시키는 것이 가능해지고, 따라서, 배선층을 구성하는 층간 절연막의 저유전율화에 수반하여 응력 인가시에 시일 링에 가해지는 부하가 증가하게 된 경우에도, 시일 링 자체의 파괴를 방지할 수 있다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명한다. 또한, 이하에 나타내는 도면에 있어서, 실질적으로 동일 또는 등가인 구성 요소, 부분에는 동일한 참조 부호를 붙이고 있다.
(제 1 실시예)
도 1(a) 는, 본 발명의 제 1 실시예에 관련된 반도체 장치 (1) 가 형성된 웨이퍼 (100) 의 일부를 나타내는 평면도이다. 웨이퍼 (100) 에는, 다이싱시의 절단 영역이 되는 스크라이브 라인 (200) 이 격자 형상으로 형성되어 있고, 스크라이브 라인 (200) 을 따라 다이싱됨으로써 반도체 장치 (1) 는 개편화(個片化) 된 칩으로서 잘라진다. 반도체 장치 (1) 는, 그 주위를 둘러싸도록 형성된 스크라이브 라인 (200) 근방에 시일 링 (10) 이 형성되어 있다. 즉, 시일 링 (10) 은, 칩으로서 잘라진 반도체 장치 (1) 의 단면 근방이며 또한 회로 부분이 형성된 활성 영역 (20) 을 둘러싸도록 통형 형상을 이루어 형성된다. 이로써, 시일 링 (10) 은, 다이싱시에 있어서 칩 단면 근방에 발생하는 국소적인 응력이 활성 영역 (20) 에 전파되는 것을 방지한다.
도 1(b) 는, 도 1(a) 에 있어서 실선으로 둘러싸인 영역 A 의 확대도이고, 도 2 는 도 1(b) 에 있어서의 2-2 선 단면도이다. 도 2 에 나타내는 바와 같이, 반도체 장치 (1) 는, 트랜지스터 등의 회로 소자가 형성된 반도체층 (21) 과, 반도체층 (21) 의 상부에 있어서 복수의 층에 걸쳐 배선을 입체적으로 형성한 배선층에 의해 구성된다. 배선층에는 예를 들어 6 개의 층으로 이루어지는 층간 절연막 (22∼27) 이 적층되고, 이 층간 절연막 (22∼27) 내에는 다층 배선을 구성하는 컨택트 플러그 (31), 비아 플러그 (33 및 35), 제 1∼제 3 배선 (32, 34, 36) 이 형성되고, 또 칩 단면의 근방에는 층간 절연막 (22∼27) 을 관통하도록 시일 링 (10) 이 형성된다.
제 1 층간 절연막 (22) 은, 반도체층 (21) 상에 형성되는 메탈 배선 형성 전의 평탄화 막이며, 기판 공정에 있어서 형성된 모든 단차가 해소된다. 제 1 층간 절연막 (22) 의 재료로는 예를 들어 BPSG 등이 사용된다. 제 1 층간 절연막 (22) 내에는, 반도체층 (21) 에 형성된 회로 소자에 전기적으로 접속된 컨택트 플러그 (31) 와, 시일 링 (10) 의 하방에 형성된 플러그 (11) 가 형성된다. 컨택트 플러그 (31) 및 플러그 (11) 는 예를 들어 텅스텐 등에 의해 형성된다.
제 2, 제 4 및 제 6 층간 절연막 (23, 25, 27) 은, 각각 확산 방지막 (23a, 25a, 27a) 과, low-k 막 (23b, 25b, 27b) 과, 캡막 (23c, 25c, 27c) 이 순차 적층 된 적층 구조를 갖는다. 한편, 제 3 및 제 5 층간 절연막 (24, 26) 은, 각각 확산 방지막 (24a, 26a) 과, low-k 막 (24b, 26b) 이 순차 적층된 적층 구조를 갖는다. 확산 방지막 (23a∼27a) 은, 예를 들어 SiN, 또는 SiC 등으로 이루어지고, 배선 및 시일 링의 구성 재료인 Cu 의 확산 방지를 위한 배리어층으로서 기능한다. 캡막 (23c, 25c, 27c) 은, 예를 들어 SiO2, SiC, SiOC, SiCN, SiN, SiON 등으로 이루어지고, low-k 막 (23b∼27b) 의 표면 보호막으로서 기능한다. low-k 막 (23b∼27b) 은, RC 지연을 억제하기 위해서 유전율이 비교적 낮은 예를 들어 메틸 함유 폴리실록산 (MSQ : methylsilsesquioxane), 수소 함유 폴리실록산 (HSQ : hydrogensilsesquioxane), CDO 막 (Carbon-Doped Oxide), 고분자막 (폴리이미드계, 파릴렌계, 테플론 (등록 상표) 계, 그 외 공중합계), 아모르퍼스 카본막 등에 의해 형성된다. 또한, low-k 막으로서 사용되는 재료의 비유전율은 3.0 이하인 것이 바람직하다.
제 1 배선 (32) 은, 제 2 층간 절연막 (23) 내에 형성되고, 제 2 배선 (34) 은, 제 4 층간 절연막 (25) 내에 형성되고, 제 3 배선 (36) 은, 제 6 층간 절연막 (27) 내에 형성된다. 제 1 배선 (32) 은 컨택트 플러그 (31) 를 통하여 반도체층 (21) 에 형성된 회로 소자에 전기적으로 접속된다. 비아 플러그 (33) 는, 제 3 층간 절연막 (24) 내에 형성되고, 제 1 배선 (32) 과 제 2 배선 (34) 을 전기적으로 접속한다. 비아 플러그 (35) 는, 제 5 층간 절연막 (26) 내에 형성되고, 제 2 배선 (34) 과 제 3 배선 (36) 을 전기적으로 접속한다. 이들 배선 및 비아 플러그는 RC 지연을 억제하기 위해서 전기 저항이 비교적 낮은 Cu 가 사용된다. Cu 는, 확산 계수가 커서 실리콘이나 층간 절연막 내에 확산되기 쉽기 때문에, Cu 의 확산을 방지하기 위해 이들 배선 및 비아 플러그의 표면에는, 예를 들어, Ta, TaN, W, WN, WSi, Ti, TiN, TiSiN 등으로 이루어지는 배리어 메탈층 (32a∼36a) 이 형성된다.
시일 링 (10) 은, 각 층간 절연막 (22∼27) 내에 있어서 형성된 각 구성 부분이 결합되어 구성된다. 즉, 시일 링 (10) 은 제 2 층간 절연막 (23) 내에 형성되고 또한 플러그 (11) 에 접속된 제 1 시일 배선 (12) 과, 제 4 층간 절연막 (25) 내에 형성된 제 2 시일 배선 (14) 과, 제 6 층간 절연막 (27) 내에 형성된 제 3 시일 배선 (16) 과, 제 3 층간 절연막 (24) 내에 있어서 제 2 시일 배선 (14) 과 일체적으로 형성되고, 또한 제 1 시일 배선 (12) 에도 접속된 시일 플러그 (13) 와, 제 5 층간 절연막 (26) 내에 있어서 제 3 시일 배선 (16) 과 일체적으로 형성되고, 또한 제 2 시일 배선 (14) 에도 접속된 시일 플러그 (15) 에 의해 구성된다. 즉, 시일 링 (10) 은, 시일 배선과 시일 플러그가 교대로 적층됨으로써, 층간 절연막 (23∼27) 내를 관통하도록 형성된다. 이들 시일 배선 및 시일 플러그는, 활성 영역 (20) 상에 형성된 다층 배선과 동일하게, 구리에 의해 형성된다. 따라서, 시일 배선 및 시일 플러그의 표면에도 Cu 의 층간 절연막 내에 대한 확산 방지를 목적으로 하여 Ta, TaN, W, WN, WSi, Ti, TiN, TiSiN 등으로 이루어지는 배리어 메탈층 (12a∼16a) 이 형성된다.
여기에서, 도 1(b) 는, 시일 링 (10) 을 포함하는 반도체 장치 (1) 의 상면 도이고, 시일 링 (10) 이 형성된 부분에는, 내부 시일 플러그 (13, 15) 의 구조를 이해할 수 있도록 시일 플러그의 형성 부분을 파선으로 나타내고 있다. 도 3 은, 시일 플러그 (13, 15) 만을 발출한 사시도이다. 도 1∼도 3 에 나타내는 바와 같이, 시일 플러그 (13, 15) 는, 시일 링 (10) 이 신장되는 방향을 따라 서로 이간되고, 또한 평행하게 형성된 통형 형상을 이루는 2 개의 통형상 플러그 (13-1, 15-1) 와, 이러한 이중 구조의 통형상 플러그 사이에 있어서 이들과 대략 수직으로 교차하도록 등간격으로 배치되고, 통형상 플러그 (13-1, 15-1) 에 접속된 벽부 (13-2, 15-2) 에 의해 구성된다. 즉, 도 1 및 도 3 에 나타내는 바와 같이 시일 플러그 (13, 15) 는, 이중 구조의 통형상 플러그 (13-1, 15-1) 와, 이것에 직교하도록 접속된 벽부 (13-2, 15-2) 에 의해 사다리 형상의 구조체를 구성하고 있다. 시일 플러그 (13, 15) 가 이러한 구조를 취함으로써 시일 링의 기계적 강도를 향상시키는 것이 가능해진다. 즉, 시일 플러그 (13, 15) 가 시일 링 (10) 을 따른 2 개의 평행한 통형상 플러그 (13-1, 15-1) 를 구성함으로써, 시일 링 (10) 은, 부분적으로 2 중 구조가 되므로, 통형상 플러그가 단일 구조로 구성되는 경우에 비해 기계적 강도는 향상된다. 추가로 평행한 2 개의 구조체로 이루어지는 통형상 플러그 (13-1, 15-1) 사이에는 이들과 대략 수직으로 교차하는 벽부 (13-2, 15-2) 가 등간격으로 형성되므로, 시일 링 전체가 보강되고, 시일 링 (10) 의 기계적 강도는 더욱 향상되게 된다. 이로써, 취약한 low-k 막의 사용에 의해 시일 링 (10) 에 가해지는 응력이 상대적으로 증가된 경우에도, 시일 링 자체가 파괴된다는 문제를 회피할 수 있게 된다.
도 4 는 종래의 시일 링 구조와 비교한 본 실시예에 관련된 시일 링 구조의 효과를 나타낸 도면이다. 다이싱등 시에 칩 단면 근방에 발생하고 있는 응력은, 시일 링 (10) 에 인가되지만, 도 4 에 나타내는 바와 같이 단일 구조로 형성되어 있는 종래의 시일 링 구조의 경우, 외부로부터 인가된 응력에 대한 항력이 작기 때문에, 시일 링 (10) 에는 인가된 응력의 대부분이 가해지게 된다. 이것에 대해, 본 실시예의 시일 링 구조의 경우, 이중 구조의 통형상 플러그 (13-1, 15-1) 사이에 벽부 (13-2, 15-2) 가 이들과 대략 수직으로 교차하도록 형성되어 있으므로, 인가된 응력에 대한 항력이 작용하여, 시일 링 (10) 을 구성하는 다른 부분 즉, 시일 배선 및 통형상 플러그에 가해지는 응력은 대폭 저감되고, 시일 링 전체로서의 응력 내성을 향상시킬 수 있는 것이다. 보다 상세하게는, 응력이 작용하는 방향과 벽부 (13-2, 15-2) 의 길이 방향은 대략 일치하고 있으므로 벽부 (13-2, 15-2) 자체의 응력 내성은 확보된다. 벽부 (13-2, 15-2) 가 외부로부터의 응력을 받아 그 반작용으로서 항력이 발생하게 되므로, 시일 링의 구성 부분 중 벽부 이외의 다른 구성 부분에 가해지는 응력은 대폭 저감되고, 시일 링 전체로서의 응력 내성은 향상되게 되는 것이다.
다음으로, 이러한 구조를 갖는 반도체 장치 (1) 의 제조 방법에 대해 도 5 에 나타내는 제조 공정도를 참조하면서 설명한다. 먼저, 공지된 회로 소자 형성 공정을 거쳐 반도체층 (21 ; 웨이퍼) 의 활성 영역 (20) 내에 트랜지스터 등의 회로 소자를 형성한다. 다음으로, 회로 소자가 형성된 웨이퍼 상에 예를 들어 PBSG 막을 퇴적한 후, 약 850℃ 의 N2 분위기 중에서 리플로우 평탄화 처리를 실시하여 제 1 층간 절연막 (22) 을 형성한다. 그 후, 평탄화된 BPSG 막에 컨택트 플러그 (31) 및 플러그 (11) 를 형성하기 위한 개구를 형성한다. 다음으로, WF6 및 H2 를 반응 가스로서 사용한 CVD 법에 의해 상기 개구 내부를 매립하도록 텅스텐을 퇴적시켜, 컨택트 플러그 (31) 및 플러그 (11) 를 형성한다. 그 후, 제 1 층간 절연막 (22) 상에 퇴적한 여분의 텅스텐을 CMP 법 등에 의해 제거함과 함께, 제 1 층간 절연막 (22) 을 평탄화시킨다 (도 5(a)).
다음으로 제 1 층간 절연막 (22) 상에, 제 2 층간 절연막 (23) 을 형성한다. 먼저, 제 1 층간 절연막 (22) 상에 플라즈마 CVD 법에 의해 SiN 막을 5∼200nm 정도 퇴적하여, 확산 방지막 (23a) 을 형성한다. 이 확산 방지막 (23a) 을 형성함으로써 배선 및 시일 링을 구성하는 Cu 의 제 1 층간 절연막 (22) 내로의 확산을 방지한다. 다음으로, 확산 방지막 (23a) 상에 두께 100∼5000nm 정도의 low-k 막 (23b) 을 형성한다. low-k 막의 재료로는 예를 들어, 메틸 함유 폴리실록산 (MSQ) 을 사용할 수 있고, 그 형성 방법으로는 용액을 스핀 코트한 후 열 처리를 실시하여 박막을 형성하는 SOD (Spin on dielectrics) 법을 사용할 수 있다. 또한, Low-k 막의 형성 방법으로는, 도포법에 한정하지 않고 CVD 법을 사용하여 형성하는 것으로 해도 된다. 또, low-k 막 (23b) 을 형성한 후, low-k 막 (23b) 의 표면에 헬륨 플라즈마를 조사하여 표면 개질 처리를 실시하는 것으로 해도 된다. 이로써, low-k 막 (23b) 상에 형성되는 캡막 (23c) 과의 접착성이 개선되어 계면 박리가 발생하기 어려워진다. 다음으로, SiH4 와 O2 를 반응 가스로서 사용한 CVD 법에 의해 low-k 막 (23b) 상에 SiO2 막을 5∼200nm 정도 퇴적하여, 캡막 (23c) 을 형성한다. 이 캡막 (23c) 은, low-k 막 (23b) 의 표면 보호막으로서 기능하는 것 외에, low-k 막에 후술하는 에칭 처리를 실시할 때의 하드 마스크로서도 기능한다. 이상의 확산 방지막 (23a), low-k 막 (23b) , 캡막 (23c) 에 의해 제 2 층간 절연막 (23) 이 형성된다. 다음으로, 캡막 (23c) 상에 제 1 배선 (32) 및 제 1 시일 배선 (12) 을 형성해야 하는 지점에 개구를 갖는 포토마스크를 형성하고, 이방성 드라이 에칭 처리에 의해, 캡막 (23c), low-k 막 (23b), 확산 방지막 (23a) 을 에칭하여 제 1 배선 (32) 및 제 1 시일 배선 (12) 을 다마신법에 의해 형성하기 위한 배선 홈 (40a 및 40b) 을 형성한다 (도 5(b)).
다음으로, 스퍼터법에 의해 상기 공정에서 형성한 배선 홈 (40a 및 40b) 의 바닥면 및 측면에 막 두께 2∼50nm 의 TiN 막을 퇴적시켜, 배리어 메탈층 (12a 및 32a) 을 형성한다. 배리어 메탈층을 형성함으로써, 배선 (32) 및 제 1 시일 배선 (12) 의 재료인 Cu 의 확산을 방지한다. 또한, 배리어 메탈층의 형성 방법으로는 TiCl4 와 NH3 을 반응 가스로서 사용한 CVD 법을 사용하는 것으로 해도 된다. 다음으로, 전계 도금법에 의해 배선 홈 (40a 및 40b) 을 충전하도록 Cu 막을 퇴적시켜, 제 1 배선 (32) 을 형성함과 함께 제 1 시일 배선 (12) 을 형성한다. 또한, Cu 도금을 실시하기 전에, 배리어 메탈층이 형성된 배선 홈 (40a 및 40b) 내에 CVD 법에 의해 Cu 를 퇴적시켜 도금 시드층을 형성하는 것으로 해도 된다. 계속해서, 예를 들어 250℃ 의 N2 분위기 중에서 어닐 처리를 실시한다. 그 후, 캡층 (23c) 상에 퇴적한 Cu 를 CMP 법에 의해 제거함과 함께 표면의 평탄화 처리를 실시한다. 이 Cu 제거 공정에 있어서는, 고연마 레이트 또한 연마 레이트의 웨이퍼 면내의 균일성을 확보할 수 있는 연마 조건으로서, 예를 들어 연마 압력 2.5∼4.5psi, 연마 패드와 웨이퍼 사이의 상대 속도 60∼80m/min 로 설정하는 것이 바람직하다. 이로써, 배선 홈 (40a 및 40b) 내에 다마신법에 의한 제 1 배선 (32) 및 제 1 시일 배선 (12) 이 형성된다 (도 5(c)).
다음으로, 제 1 배선 (32) 및 제 1 시일 배선 (12) 이 형성된 웨이퍼 상에 제 3 층간 절연막 (24) 및 제 4 층간 절연막 (25) 을 순차 형성한다. 제 3 층간 절연막은, 확산 방지막 (24a) 과 low-k 막 (24b) 에 의해 구성되고, 제 4 층간 절연막 (25) 은, 확산 방지막 (24a) 과 low-k 막 (25b) 과 캡층 (25c) 에 의해 구성된다. 이들 제 3 및 제 4 층간 절연막을 구성하는 확산 방지막, low-k 막 및 캡막은, 상기 제 2 층간 절연막의 형성 방법과 동일한 방법으로 형성된다. 제 3 및 제 4 층간 절연막 (24 및 25) 을 막 형성한 후, 캡막 (25c) 상에 비아 플러그 (33) 및 시일 플러그 (13) 를 형성해야 하는 지점에 개구를 갖는 포토마스크를 형성하고, 이방성 드라이 에칭 처리에 의해 제 3 및 제 4 층간 절연막 (24 및 25) 을 에칭하여 비아 플러그 (33) 및 시일 플러그 (13) 를 형성하기 위한 배선 홈 (41a 및 41b) 을 형성한다 (도 5(d)). 또한, 배선 홈 (41a 및 41b) 의 폭 치수는 동일한 정도로 형성되는 것이 바람직하다.
계속해서, 캡막 (25c) 상에 제 2 배선 (34) 및 제 2 시일 배선 (14) 을 형성해야 하는 지점에 개구를 갖는 포토마스크를 형성하고, 이방성 드라이 에칭 처리에 의해, 제 4 층간 절연막 (25) 을 에칭하여 제 2 배선 (34) 및 제 2 시일 배선 (14) 을 형성하기 위한 배선 홈 (42a 및 42b) 을 형성한다 (도 5(e)).
다음으로, 상기 공정에 있어서 제 3 및 제 4 층간 절연막 내에 형성된 배선 홈 (41a, 41b, 42a, 42b) 의 바닥면 및 측면에 스퍼터법에 의해 TiN 막을 퇴적하여, 배리어 메탈층 (13a, 14a, 33a, 34a) 을 형성한다. 다음으로, 전계 도금법에 의해 배선 홈 (41a, 41b, 42a, 42b) 을 충전하도록 Cu 막을 퇴적하고, 비아 플러그 (33) 및 제 2 배선 (34) 을 형성함과 함께, 시일 플러그 (13) 및 제 2 시일 배선 (14) 을 형성한다. 즉, 비아 플러그 (33) 와 제 2 배선 (34) 및 시일 플러그 (13) 와 제 2 시일 배선 (14) 은, 비아부와 배선부를 한꺼번에 형성하는 듀얼 다마신법에 의해 형성된다. Cu 막을 형성한 후, 예를 들어 250℃ 의 N2 분위기 중에서 어닐 처리를 실시한다. 그 후, 캡층 (25c) 상에 퇴적한 Cu 를 CMP 법에 의해 제거함과 함께 표면의 평탄화 처리를 실시한다 (도 5(f)).
다음으로, 상기 공정을 거친 웨이퍼 상에 제 5 층간 절연막 (26) 및 제 6 층간 절연막 (27) 을 순차 형성한다. 제 5 층간 절연막은, 제 3 층간 절연막과 동일하게, 확산 방지막 (26a) 과 low-k 막 (26b) 에 의해 구성되고, 제 6 층간 절연막 (25) 은, 제 2 및 제 4 층간 절연막과 동일하게, 확산 방지막 (27a) 과 low-k 막 (27b) 과 캡층 (27c) 에 의해 구성된다. 이들 제 5 및 제 6 층간 절연막을 구성하는 확산 방지막, low-k 막 및 캡막은, 상기 제 2 층간 절연막의 형성 방법과 동일한 방법으로 형성된다. 다음으로, 제 5 및 제 6 층간 절연막 (26 및 27) 내에 제 3 배선 (36) 을 형성하기 위한 배선 홈 (44b), 비아 플러그 (35) 를 형성하기 위한 배선 홈 (43b), 시일 배선 (16) 을 형성하기 위한 배선 홈 (44a), 시일 플러그 (15) 를 형성하기 위한 배선 홈 (43a) 을 형성한다. 이들 배선 홈은, 상기한 제 3 및 제 4 층간 절연막 (24 및 25) 내에 형성된 배선 홈의 형성 방법과 동일한 방법에 의해 형성된다 (도 5(g)).
다음으로, 상기 공정에 있어서 제 5 및 제 6 층간 절연막 내에 형성된 배선 홈 (43a, 43b, 44a, 44b) 의 바닥면 및 측면에 스퍼터법에 의해 TiN 막을 퇴적하여, 배리어 메탈층 (15a, 16a, 35a, 36a) 을 형성한다. 다음으로, 전계 도금법에 의해 배선 홈 (43a, 43b, 44a, 44b) 를 충전하도록 Cu 막을 퇴적하고, 비아 플러그 (35) 및 제 3 배선 (36) 을 형성함과 함께, 시일 플러그 (15) 및 시일 배선 (16) 을 형성한다. 즉, 비아 플러그 (35) 와 제 3 배선 (36) 및 시일 플러그 (15) 와 시일 배선 (16) 은, 비아부와 배선부를 한꺼번에 형성하는 듀얼 다마신법에 의해 형성된다. Cu 막을 형성한 후, 예를 들어 250℃ 의 N2 분위기 중에서 어닐 처리를 실시한다. 그 후, 캡층 (25c) 상에 퇴적한 Cu 를 CMP 법에 의해 제거함과 함께 표면의 평탄화 처리를 실시한다 (도 5(h)). 이상의 공정을 거침으로써 본 발명에 관련된 반도체 장치 (1) 가 완성된다.
또한, 본 실시예에 있어서는, 시일 링 및 다층 배선을 듀얼 다마신법을 사용 하여 시일 플러그와 시일 배선 및 비아 플러그와 회로 배선을 동시에 형성하는 것으로 했지만, 싱글 다마신법을 사용하는 것으로 해도 된다. 즉, 이 경우, 층간 절연막 내에 시일 플러그 및 비아 플러그를 형성한 후, 상층의 층간 절연막을 형성하고, 시일 배선 및 회로 배선 부분만을 다마신법에 의해 형성한다.
(제 2 실시예)
다음으로, 본 발명의 제 2 실시예에 관련된 반도체 장치 (2) 의 구성에 대해 도면을 참조하면서 설명한다. 제 2 실시예에 관련된 반도체 장치 (2) 는, 시일 링을 구성하는 시일 플러그의 구조가 상기 제 1 실시예의 것과는 상이하다. 도 6 은, 본 실시예에 관련된 반도체 장치의 시일 링 (50) 을 확대한 상면도이고, 도 7 은, 도 6 에 있어서의 7-7 선 단면도이다. 도 6 에 있어서는, 상기 제 1 실시예와 동일하게, 내부의 시일 플러그의 구조를 이해할 수 있도록 시일 플러그의 형성 부분을 파선으로 나타내고 있다. 도 8 은, 본 실시예에 관련된 시일 플러그만을 발출한 사시도이다. 도 7 에 나타내는 바와 같이, 본 실시예에 관련된 시일 링 (50) 을 구성 부분인 시일 플러그 (53) 는, 제 3 층간 절연막 (24) 내에 형성되고, 제 1 시일 배선 (52) 과 제 2 시일 배선 (54) 에 접속된다. 또, 시일 플러그 (55) 는, 제 5 층간 절연막 (26) 내에 형성되고 제 2 시일 배선 (54) 과 제 3 시일 배선 (56) 에 접속된다. 도 6 및 도 8 에 나타내는 바와 같이, 시일 플러그 (53, 55) 는, 시일 링 (10) 이 신장되는 방향을 따라 서로 이간되고 또한 평행하게 형성된 통형 형상을 이루는 2 개의 통형상 플러그 (53-1, 55-1) 와, 이러한 이중 구조의 통형상 플러그 (53-1, 55-1) 사이에 있어서 이들과 오른쪽 경사 방 향 및 왼쪽 경사 방향으로 교대로 교차하도록 균등 배치된 벽부 (53-2, 55-2) 에 의해 구성된다.
시일 플러그 (53, 55) 가 이러한 구조를 취함으로써, 제 1 실시예와 같이, 시일 링의 기계적 강도를 향상시키는 것이 가능해진다. 즉, 통형상 플러그가 시일 링 (50) 을 따른 2 개의 평행한 구조체를 구성함으로써, 시일 링 (50) 은, 부분적으로 2 중 구조가 되므로, 통형상 플러그가 단일 구조로 구성되는 경우에 비해, 기계적 강도는 향상된다. 또한 이 2 개의 통형상 플러그 사이에는, 이들과 오른쪽 경사 방향 및 왼쪽 경사 방향으로 교대로 교차하는 벽부가 형성되어 있으므로, 통형상 플러그가 보강되어, 시일 링 (50) 의 기계적 강도는 더욱 향상된다. 이로써, 제 1 실시예와 동일하게, 취약한 low-k 막의 사용에 의해 시일 링 (50) 에 가해지는 응력이 종래에 비해 증가했을 경우에도, 시일 링 자체가 파괴된다는 문제를 회피하는 것이 가능해진다.
본 실시예의 반도체 장치 (2) 는, 상기 제 1 실시예의 반도체 장치 (1) 와 동일한 제조 프로세스에 의해 제조할 수 있고, 시일 플러그 (53, 55) 의 배선 홈을 형성할 때에 사용되는 포토마스크의 형상을 제 1 실시예로부터 변경함으로써 제작할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명의 반도체 장치에 의하면, 시일 배선과 시일 플러그가 교대로 적층되어 구성되는 시일 링에 있어서, 시일 플러그를 구성하는 통형상 플러그가 이중 구조를 이루고, 통형상 플러그와 직교 또는 경사 방향으로 교차하도록 벽부가 형성되어 있으므로, 벽부가 형성되어 있지 않은 종래 구조의 시일 링에 비해 시일 링 자체의 강도를 향상시키는 것이 가능해진다. 따라서, 배선층을 구성하는 층간 절연막의 저유전율화에 수반하여 그 기계적 강도가 보다 취약해지고, 응력 인가시에 시일 링에 가해지는 부하가 더욱 증가하게 된 경우에도, 시일 링 자체의 파괴를 방지하는 것이 가능해진다. 또, 시일 링의 기계적 강도가 증가됨으로써, 시일 링 자체가 파괴되기 어려워지기 때문에, 인가된 응력이 시일 링 내부의 활성 영역에 전파되어, 회로 부분에 악영향을 줄 가능성도 저감된다.
(변형예)
도 9(a)∼(d) 는 시일 플러그의 다른 구조예를 나타내는 상면도이다. 도 9(a) 는, 제 1 실시예에 관련된 시일 플러그의 구조와 유사하고, 통형상 플러그가 서로 이간되고 또한 평행한 3 개의 구조체로 구성되어 있는 점이 제 1 실시예와 상이하다. 도 9(b) 는, 제 2 실시예에 관련된 시일 플러그의 구조와 유사하고, 평행한 2 개의 통형상 플러그 사이에 있어서 이들과 오른쪽 경사 방향 및 왼쪽 경사 방향으로 교차하는 벽부의 구성 부분이 통형상 플러그의 대략 중앙에서 교차하는 형태를 취하고 있다. 즉, 벽부가 X 자 형상으로 구성된다. 도 9(c) 는, 도 9(b) 에 나타내는 구조와 비교하여 통형상 플러그가 서로 이간되고 또한 평행한 3 개의 구조체에 의해 구성되어 있다. 도 9(d) 는, 벽부를 이른바 허니컴 구조로 한 것이다. 시일 플러그의 구조를 상기 각 변형예와 같은 구조로 함으로써 더욱 시일 링의 기계적 강도의 향상을 기대할 수 있다.
도 1(a) 는 본 발명의 반도체 장치가 형성된 웨이퍼의 일부를 나타내는 평면도.
도 1(b) 는 도 1(a) 에 있어서의 파선 A 로 둘러싸인 영역을 확대한 평면도.
도 2 는 도 1(b) 에 있어서의 2-2 선 단면도.
도 3 은 본 발명의 실시예인 시일 플러그의 구조를 나타내는 사시도.
도 4 는 시일 링에 인가되는 응력에 대해 종래 구조와 비교한 도면이고, 본 발명의 효과를 나타내는 도면.
도 5 는 본 발명의 반도체 장치의 제조 공정도.
도 6 은 본 발명의 제 2 실시예에 관련된 반도체 장치의 일부를 나타내는 평면도.
도 7 은 도 6 에 있어서의 7-7 선 단면도.
도 8 은 본 발명의 제 2 실시예에 관련된 시일 플러그의 구조를 나타내는 사시도.
도 9 는 본 발명에 관련된 시일 플러그의 다른 구조예를 나타내는 상면도.
부호의 설명
1 : 반도체 장치
10 : 시일 링
11 : 시일 플러그
12 : 제 1 시일 배선
13 : 시일 플러그
13-1 : 통형상 플러그
13-2 : 벽부
14 : 제 2 시일 배선
15 : 시일 플러그
15-1 : 통형상 플러그
15-2 : 벽부
16 : 제 3 시일 배선
21 : 반도체층
22∼27 : 층간 절연막

Claims (8)

  1. 복수의 반도체 소자를 포함하는 반도체층과,
    상기 반도체층 상에 형성된 절연막과,
    상기 절연막을 관통하고 또한 상기 반도체 소자의 전체를 둘러싸는 통형상체를 포함하는 반도체 장치로서,
    상기 통형상체는, 그 둘레 방향에 있어서 각각이 서로 이간되고 또한 평행한 복수의 통형상 플러그와, 상기 통형상 플러그의 각각과 교차하는 복수의 벽부를 갖는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 벽부의 각각은, 상기 통형상 플러그와 직교하고 있는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 벽부의 각각은, 상기 통형상체의 둘레 방향을 따라 등간격으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 벽부의 각각은, 상기 통형상 플러그와 오른쪽 경사 방향 및 왼쪽 경사 방향으로 교대로 교차하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연막 내에 있어서 상기 반도체 소자의 적어도 하나에 접속된 적어도 1 층으로 이루어지는 금속 배선을 가지고,
    상기 통형상체는 상기 금속 배선과 동일한 금속 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 통형상체는 구리로 이루어지는 것을 특징으로 하는 반도체 장치.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 금속 배선은, 상기 절연막 내에 있어서 서로 이간된 복수의 층에 걸쳐 형성되어 있고, 서로 인접하는 상층의 배선과 하층의 배선을 접속하는 비아 플러그를 갖고,
    상기 통형상 플러그 및 상기 벽부는, 상기 비아 플러그와 동일한 깊이 위치에 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 절연막은, 비유전율이 3 이하인 저유전율막을 포함하는 것을 특징으로 하는 반도체 장치.
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