KR20090001005A - Semiconductor element and method of forming the same - Google Patents
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Abstract
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 주변회로 영역을 도포하고 셀 영역에 라인 형태로 형성된 지지층을 제공하여 하부 전극의 리닝(Leaning)을 방지하고, 셀 영역과 주변회로 영역의 단차를 제거하여 후속 공정을 용이하게 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to apply a peripheral circuit region and provide a supporting layer formed in a line shape in the cell region to prevent the lowering of the lower electrode, It is a technique that facilitates the subsequent process by removing the step difference.
Description
도 1은 본 발명에 따른 A-A 절단면을 도시한 반도체 소자의 레이아웃도.1 is a layout view of a semiconductor device showing an A-A cutting plane according to the present invention.
도 2a 내지 도 2e는 본 발명의 제 1 실시 예에 따른 반도체 소자의 형성 방법을 도시한 단면도들.2A through 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention.
도 3 내지 도 6은 본 발명의 제 2,3,4 및 5 실시 예들에 따른 반도체 소자 형성 방법을 도시한 평면도. 3 to 6 are plan views illustrating a method of forming semiconductor devices in accordance with second, third, fourth, and fifth embodiments of the present invention.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 보다 구체적으로는 주변회로 영역을 도포하고 셀 영역에 라인 형태로 형성된 지지층을 제공하여 하부 전극의 리닝(Leaning)을 방지하고, 셀 영역과 주변회로 영역의 단차를 제거하여 후속 공정을 용이하게 하는 기술이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of forming the same, and more particularly, to apply a peripheral circuit region and provide a supporting layer formed in a line shape in the cell region to prevent the lowering of the lower electrode, It is a technique that facilitates the subsequent process by removing the step difference.
현재 반도체 소자의 메모리 소자의 수요가 급증함에 따라 고용량의 커패시터(Capacitor)를 얻기 위한 다양한 기술들이 제안되고 있다. As the demand for memory devices of semiconductor devices increases rapidly, various techniques have been proposed for obtaining high capacity capacitors.
커패시터는 하부 전극(Storage Node)용 하부전극과 플레이트 전극용 상부 전 극 사이에 유전체막(Dielectric)이 개재된 구조를 가진다. 커패시터의 정전용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들 간의 간격, 즉 유전체막의 두께에 반비례한다. 따라서, 정전용량이 높은 커패시터를 제조하기 위하여 유전율이 큰 유전체막을 사용하는 방법, 유전체막의 두께를 줄이는 방법, 하부 전극 표면적을 확대시키는 방법, 또는 전극들 간의 거리를 축소시키는 방법 등이 개발되었다. The capacitor has a structure in which a dielectric film is interposed between the lower electrode for the storage electrode and the upper electrode for the plate electrode. The capacitance of the capacitor is proportional to the electrode surface area and the dielectric constant of the dielectric film and is inversely proportional to the spacing between the electrodes, that is, the thickness of the dielectric film. Therefore, a method of using a dielectric film having a high dielectric constant, a method of reducing the thickness of the dielectric film, a method of increasing the lower electrode surface area, or a method of reducing the distance between electrodes has been developed to manufacture a capacitor having a high capacitance.
하지만, 반도체 메모리 소자의 집적도의 증가로 소자 크기가 점차 감소함에 따라, 충분한 정전용량을 확보할 수 있는 커패시터를 제조하는 것이 점점 어려워졌다. 이에, 하부 전극의 구조를 개선하는 연구가 꾸준히 이루어지고 있으며, 그 해결책으로, 3차원 구조를 가지는 콘케이브형(Concave Type) 또는 실린더형(Cylinder Type) 커패시터가 개발되었다. 최근에는 내부 면적만 노드 면적으로 사용하는 콘케이브형 커패시터보다는 내부 면적은 물론 외부 면적까지도 노드 면적으로 사용하는 실린더형 커패시터를 더욱 선호하는 추세이다. 이로 인해 커패시터의 용량은 증가 하지만 셀 영역의 딥 아웃(Dip Out) 공정 후 커패시터 리닝 현상(Capacitor Leaning), 뽑힘 등 많은 기술적 문제가 발생하고 있다. However, as device size gradually decreases due to an increase in the degree of integration of semiconductor memory devices, it becomes increasingly difficult to manufacture capacitors capable of ensuring sufficient capacitance. Accordingly, researches to improve the structure of the lower electrode have been steadily made. As a solution, a concave type or cylinder type capacitor having a three-dimensional structure has been developed. Recently, a cylindrical capacitor that uses not only an internal area but also an external area as a node area is more preferred than a concave capacitor using only an internal area as a node area. As a result, the capacity of the capacitor is increased, but there are many technical problems such as capacitor leaning and pulling after the cell cell dip out process.
본 발명은 실린더형 커패시터 제조 시에 발생되는 하부 전극의 리닝(Leaning) 현상을 효과적으로 방지할 수 있는 반도체 소자 및 그 형성 방법을 제공하는 것을 목적으로 한다.An object of the present invention is to provide a semiconductor device and a method of forming the same that can effectively prevent the phenomenon of the lowering (Leaning) of the lower electrode generated during the manufacture of the cylindrical capacitor.
본 발명에 따른 반도체 소자의 장치는, The device of the semiconductor device according to the present invention,
셀 영역 내에서 사방으로 서로 엇갈리게 정렬시켜 형성한 하부 전극과,A lower electrode formed by staggering in all directions in the cell region;
상기 하부 전극 간의 측벽과 연결된 라인 형태의 제 1 지지층과,A first support layer having a line shape connected to sidewalls between the lower electrodes;
주변 회로 영역을 도포하며 셀 영역을 노출시키는 박스 형태의 제 2 지지층을 형성한 것을 특징으로 한다.The second circuit layer is formed by applying a peripheral circuit region and exposing a cell region.
여기서, 상기 제 1 지지층은 셀 영역에 형성시켜 끝단부를 상기 제 2 지지층과 연결한 것과,Here, the first support layer is formed in the cell region connecting the end portion with the second support layer,
상기 제 1 지지층은 라인 형태로 좌,우 정렬된 하부 전극의 상, 하 간 스페이스에 교번으로 형성한 것과,Wherein the first support layer is formed alternately in the space between the upper, lower space of the lower electrode arranged left and right in a line form,
상기 제 1 지지층은 일측 대각선 방향의 라인 형태로 형성하되, 타측 대각선 방향의 상기 하부 전극 사이 스페이스에 교번으로 형성한 것과,The first support layer is formed in the form of a line in one diagonal direction, alternately formed in the space between the lower electrode in the other diagonal direction,
상기 제 1 지지층은 좌,우 정렬된 라인 형태로 상기 하부전극 사이에 형성한 것과,The first support layer is formed between the lower electrode in the form of left and right aligned lines,
상기 제 1 지지층은 일측 대각선 방향의 라인 형태로 상기 하부 전극 사이에 형성한 것과,The first support layer is formed between the lower electrode in the form of a line in one diagonal direction,
상기 제 1 지지층은 일측 및 타측 대각선의 라인 형태로 상기 하부 전극 사이에 형성하되, 상기 하부 전극에서 서로 교차시켜 형성한 것과,The first support layer is formed between the lower electrode in the form of a diagonal line on one side and the other side, and formed by crossing each other in the lower electrode,
상기 셀 영역과 주변회로 영역의 경계부에 형성한 보호막을 더 포함하는 것을 특징으로 한다.And a protective film formed at a boundary between the cell region and the peripheral circuit region.
또한, 본 발명에 따른 반도체 소자의 형성 방법은,In addition, the method of forming a semiconductor device according to the present invention,
반도체 기판 상부에 평탄화된 절연막 및 지지층을 형성하는 단계와,Forming a planarized insulating film and a support layer on the semiconductor substrate;
상기 지지층 및 절연막을 식각하여 하부 전극 영역을 형성하는 단계와,Etching the support layer and the insulating layer to form a lower electrode region;
상기 지지층을 식각하여 하부 전극을 연결하는 제 1지지층 및 제 2 지지층을 형성하는 단계를 포함하는 것을 특징으로 한다.Etching the support layer to form a first support layer and a second support layer connecting the lower electrodes.
상기 절연막은 피에스지(Phospho-Silicate-Glass: PSG) 및 테오스(Tetra-Ethyl-Ortho-Silicate: TEOS) 산화막 적층구조로 형성하는 것을 특징으로 하고,The insulating film may be formed of a stacked structure of an oxide film (Phospho-Silicate-Glass (PSG) and Teos (Tetra-Ethyl-Ortho-Silicate) (TEOS),
여기서, 상기 지지층은 질화막으로 형성하는 것과,Here, the support layer is formed of a nitride film,
상기 하부 전극은 Ti/TiN 적층구조 또는 Ti/TiN/Ti 적층구조로 형성한 것과,The lower electrode is formed of a Ti / TiN laminated structure or a Ti / TiN / Ti laminated structure,
상기 제 1 지지층은 셀 영역의 라인 형태로 형성한 것과,The first support layer is formed in the form of a line of the cell region,
상기 제 1 지지층은 좌,우로 정렬된 라인 형태로 상기 하부 전극 사이 스페이스에 교번으로 형성한 것과,The first support layer is formed alternately in the space between the lower electrode in the form of a line aligned left, right,
상기 제 1 지지층은 일측 대각선 방향으로 정렬된 라인 형태로 상기 하부 전극 사이에 형성하되, 타측 대각선 방향의 상기 하부 전극 사이 스페이스에 교번으로 형성한 것과,The first support layer is formed between the lower electrodes in the form of lines aligned in one diagonal direction, alternately formed in the space between the lower electrodes in the other diagonal direction,
상기 제 1 지지층은 좌,우 정렬된 라인 형태로 상기 하부 전극 사이에 형성한 것과,The first support layer is formed between the lower electrode in the form of a line aligned left, right,
상기 제 1 지지층은 일측 대각선 방향의 라인 형태로 상기 하부 전극 사이에 형성한 것과,The first support layer is formed between the lower electrode in the form of a line in one diagonal direction,
상기 제 1 지지층은 일측 및 타측 대각선 방향의 라인 형태로 상기 하부 전극 사이에 형성하되, 상기 하부 전극에서 서로 교차시켜 형성한 것과,The first support layer is formed between the lower electrode in the form of a line in the diagonal direction of one side and the other side, and formed by crossing each other in the lower electrode,
상기 제 2 지지층은 주변회로 영역을 도포하며, 셀 영역을 노출시키는 것과,The second support layer coats the peripheral circuit area and exposes the cell area;
상기 제 1 지지층 및 제 2 지지층을 형성한 후, 상기 절연막을 딥 아웃(Dip Out)하는 공정을 더 포함하는 것을 특징으로 한다.And forming a first support layer and a second support layer, and then dip-outing the insulating layer.
이하에서는 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 1은 본 발명에 따라 형성된 반도체 소자를 도시한 평면도로서, 하부 전극(123), 제 1 지지층(125a), 제2 지지층(125b) 및 보호막(127)을 도시한 것이다. FIG. 1 is a plan view illustrating a semiconductor device formed according to the present invention and illustrates a
도 1을 참조하면, 하부 전극(123)은 셀 영역의 반도체 기판상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬시켜 형성한다.Referring to FIG. 1, the
제 1 지지층(125a)은 라인 형태로 좌,우 정렬된 하부 전극(123)의 상하 간에 위치한 라인 형태의 스페이스에 교번으로 형성하되, 제 1 지지층(125a)이 이웃하는 하부 전극(123)의 측벽과 연결시켜 형성한다.The
제 2 지지층(125b)은 주변회로 영역(1000b)에 도포되며 셀 영역(1000a)을 노출시키는 박스 형태로 제 1 지지층(125a) 끝단부와 연결시켜 형성한다.The
보호막(127)은 셀 영역(1000a)과 경계부에 위치한 주변회로 영역(1000b)에 소정 선폭으로 형성한다.The
이때, 하부 전극(123)과 보호막(127)은 동일한 층으로 동시에 형성한 것이고, 제 1 지지층(125a) 및 제 2 지지층(125b)은 동일한 층으로 동시에 형성한 것이다. In this case, the
도 2a 내지 도 2e는 본 발명의 따른 제 1 실시 예에 따라 반도체 소자의 형성 방법을 도시한 단면도로서, 도 1의 A-A 절단면을 따라 도시한 것이다. 2A through 2E are cross-sectional views illustrating a method of forming a semiconductor device in accordance with a first embodiment of the present invention, and are taken along the cut line A-A of FIG. 1.
도 2a를 참조하면, 반도체 기판(211)상에 워드라인, 비트라인과 같은 하부 구조물이 형성된 평탄화된 제 1층간 절연막(213)을 형성한 후, 제 1층간 절연막(213)을 통하여 반도체 기판(211)에 접속되는 하부 전극 콘택 플러그(215)를 형성한다. Referring to FIG. 2A, after the planarized first
다음으로, 전체 표면 상부에 식각 정지막(217), 제 2층간 절연막(219) 및 지지층(221)을 형성한다. Next, an
도 2b 내지 도 2c를 참조하면, 지지층(221) 상에 감광막을 형성하고, 하부 전극 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴(미도시)을 마스크로 지지층(121)과 제 2층간 절연막(219) 및 식각 정지막(217)을 식각하여 하부 전극 콘택플러그(215)를 노출시키는 하부 전극 영역(229)을 형성한다. 2B to 2C, a photoresist film is formed on the
하부 전극 영역(229)을 포함한 전체 표면 상부에 하부 전극용 도전층(미도시)을 전체 표면 상부에 형성한다.A conductive layer for a lower electrode (not shown) is formed on the entire surface, including the
이후, 하부 전극 영역(229)을 매립하는 산화막을 전체 표면 상부에 형성하고, 지지층(221)이 노출될 때까지 평탄화 식각하여 하부 전극(223)을 형성한다. 이때, 하부 전극 영역(229) 내부에 산화막이 남는다. Thereafter, an oxide film filling the
여기서, 산화막은 감광막으로 사용할 수도 있다.Here, the oxide film may be used as the photosensitive film.
다음으로, 하부 전극 영역(229)에 남은 산화막은 제거한다. Next, the oxide film remaining in the
도 2d 내지 도 2e를 참조하면, 감광막을 전체 표면 상부에 형성한다. 도 1의 제 1,2 지지층(125a, 125b)을 형성하는 노광마스크를 이용하여 감광막을 노광 및 현상하여 감광막 패턴을 형성한다.2D to 2E, a photosensitive film is formed over the entire surface. A photoresist film is exposed and developed using an exposure mask for forming the first and
감광막 패턴을 마스크로 지지층(221)을 식각하여 셀 영역(2000a)에 제 1 지지층(225a)을 형성하며 주변회로 영역(2000b)에 제 2 지지층(225b)을 형성한다. The
다음으로, 감광막 패턴을 제거하고 딥 아웃 공정을 실시하여 셀 영역(2000a)의 제 2층간 절연막(219)을 제거한다. Next, the photoresist pattern is removed and a dip out process is performed to remove the second
이때, 주변회로 영역(2000b)의 제 2층간 절연막(219)은 그대로 남게 되어 셀 영역(2000a)과 주변회로 영역(2000b)의 단차가 없게 된다.At this time, the second
그리고, 제 1지지층(225a)은 하부 전극(223) 측벽의 상측이 연결된 라인 타입으로 형성된다.The
후속 공정으로 하부 전극(223) 표면에 유전체막 및 플레이트 전극을 형성하여 커패시터를 완성한다.In a subsequent process, a dielectric film and a plate electrode are formed on the
도 3 내지 도 6은 본 발명의 제 2, 3, 4 및 5 실시 예에 따라 형성된 반도체 소자의 평면도로서, 도 2a ~ 도 2e의 형성 방법에 따라 각각 형성한 것이다.3 to 6 are plan views of semiconductor devices formed in accordance with the second, third, fourth, and fifth embodiments of the present invention, and are formed according to the formation methods of FIGS. 2A to 2E, respectively.
도 3은 본 발명의 제 2 실시 예에 따라 형성된 반도체 소자를 도시한 평면도로서, 셀 영역(3000a)의 하부 전극(323) 및 제 1 지지층(325a)과 주변회로 영역(3000b)의 제 2 지지층(325b) 및 보호막(327)을 도시한 것이다.3 is a plan view illustrating a semiconductor device formed in accordance with a second embodiment of the present invention, wherein the
도 3은 도 1과 같이 형성하되, 제1 지지층(325a)을 대각선 방향으로 형성한 것이다.3 is formed as shown in FIG. 1, but the first support layer 325a is formed in a diagonal direction.
보다 상세하게, 제 1 지지층(325a)은 셀 영역(3000a) 내에 일측 대각선 방향으로 정렬된 라인 형태로 형성하되, 타측 대각선 방향의 상기 하부 전극(323) 사이 스페이스에 교번으로 형성한 것이다.More specifically, the first support layer 325a is formed in a line shape arranged in one diagonal direction in the
도 4는 본 발명의 제 3 실시 예에 따른 반도체 소자를 도시한 평면도로서, 4 is a plan view illustrating a semiconductor device according to a third exemplary embodiment of the present invention.
셀 영역(4000a)의 하부 전극(423) 및 제 1 지지층(425a)과 주변회로 영역(4000b)의 제 2 지지층(425b) 및 보호막(427)을 도시한 것이다.The
도 4을 참조하면, 하부 전극(423)은 셀 영역(4000a)의 반도체 기판상에 서로 엇갈리게 상, 하, 좌, 우 사방으로 정렬시켜 형성한다.Referring to FIG. 4, the
제 1 지지층(425a)은 이웃한 하부 전극(423)을 좌, 우로 연결한 라인 형태로 형성한다.The
좌, 우로 연결된 라인 형태 끝단의 하부 전극(423)과 제 2 지지층(425b)을 라인 타입으로 연결시켜 형성한다. The
도 5는 본 발명의 제 4 실시 예에 따른 반도체 소자를 도시한 평면도로서,5 is a plan view illustrating a semiconductor device according to a fourth exemplary embodiment of the present invention.
셀 영역(5000a)의 하부 전극(523) 및 제 1 지지층(525a)과 주변회로 영역(5000b)의 제 2 지지층(525b) 및 보호막(527)을 도시한 것이다.The
도 5는 도 4와 같이 형성하되, 제1 지지층(525a)을 대각선 방향으로 형성하는 것이다.,5 is formed as shown in FIG. 4, but forms the
보다 상세하게, 제 1 지지층(525a)은 셀 영역 내에 일측 대각선 방향으로 정렬된 라인 형태로 상기 하부 전극(523) 사이에 형성한 것이다.In more detail, the
도 6은 본 발명의 제 5 실시 예에 따른 반도체 소자를 도시한 평면도로서, 6 is a plan view illustrating a semiconductor device according to a fifth embodiment of the present invention;
셀 영역(6000a)의 하부 전극(623) 및 제 1 지지층(625a)과 주변회로 영역(6000b)의 제 2 지지층(625b) 및 보호막(627)을 도시한 것이다.The
도 6은 도 4와 같이 형성하되, 하부 전극(623)에서 교차 되는 대각선의 라인 형태로 제 1 지지층(625a)을 형성한 것이다.6 is formed as shown in FIG. 4, but the
보다 상세하게, 제 1 지지층(625a)은 셀 영역 내에 일측 및 타측 대각선 방향으로 정렬된 라인 형태로 형성하되, 상기 하부 전극(623)에서 서로 교차시켜 형성한 것이다.More specifically, the
본 발명은 셀 영역에 라인 형태의 제 1 지지층을 형성하고, 주변회로 영역에 셀 영역을 노출시키는 박스 형태의 제 2 지지층을 형성함으로써, 딥 아웃 공정 시 하부 전극의 리닝(Leaning) 현상을 개선하고, 셀 영역과 주변회로 영역의 단차를 완화시켜 후속 공정을 용이하게 실시할 수 있도록 하는 효과를 제공한다. The present invention forms a first support layer in the form of a line in the cell region and a second support layer in the form of a box exposing the cell region in the peripheral circuit region, thereby improving the lining of the lower electrode during the dip out process. In addition, the step of reducing the step difference between the cell region and the peripheral circuit region can be easily performed in subsequent processes.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. In addition, the preferred embodiment of the present invention for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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| KR1020070065031A KR20090001005A (en) | 2007-06-29 | 2007-06-29 | Semiconductor element and method of forming the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070065031A KR20090001005A (en) | 2007-06-29 | 2007-06-29 | Semiconductor element and method of forming the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090001005A true KR20090001005A (en) | 2009-01-08 |
Family
ID=40484128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070065031A Withdrawn KR20090001005A (en) | 2007-06-29 | 2007-06-29 | Semiconductor element and method of forming the same |
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| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8648440B2 (en) | 2009-12-30 | 2014-02-11 | Hynix Semiconductor Inc. | Semiconductor device employing nitride floating capacitor (NFC) |
| KR20220048295A (en) * | 2020-10-12 | 2022-04-19 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
-
2007
- 2007-06-29 KR KR1020070065031A patent/KR20090001005A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8648440B2 (en) | 2009-12-30 | 2014-02-11 | Hynix Semiconductor Inc. | Semiconductor device employing nitride floating capacitor (NFC) |
| KR20220048295A (en) * | 2020-10-12 | 2022-04-19 | 삼성전자주식회사 | Semiconductor device and method of fabricating the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070629 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |