KR20080063887A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 포토리소그래피(photo lithography) 한계 및 식각 레시피 튜닝(etch recipe tuning)의 한계를 극복하고 주변 영역의 게이트 사이즈를 줄일 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판의 셀 영역 및 주변 영역에 게이트 절연막 및 게이트 전극용 도전막을 차례로 형성하는 단계와, 상기 셀 영역의 상기 도전막 상에 제 1 하드마스크막을 형성하고 상기 주변 영역의 상기 도전막 상에 상기 제 1 하드마스크막보다 낮은 경화도를 갖는 제 2 하드마스크막을 형성하는 단계와, 상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 패터닝하는 단계와, 패터닝된 상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 마스크로 상기 도전막과 상기 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
CD 바이어스, 하드마스크, 경화 특성, 포토리소그래피
Description
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
10 : 반도체 기판
11 : 게이트 절연막
12 : 게이트 전극용 도전막
13 : 질화막
14 : 제 1 하드마스크막
15 : 제 1 SiON막
16 : 제 2 하드마스크막
17 : 제 2 SiON막
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 포토리소그래피(photo lithography) 한계 및 식각 레시피 튜닝(etch recipe tuning)의 한계를 극복하고 주변 영역의 게이트(gate) 사이즈를 줄일 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 반도체 소자 제조 공정의 식각 전후에는 CD(Critical Dimension) 차이, 즉 CD 바이어스(bias)가 존재한다. 통상적으로, 반도체 소자의 식각 공정은 소정의 포토레지스트 패턴(photoresist pattern)을 식각 마스크로 이용하여 수행하는데, 이때 포토레지스트 패턴의 DICD(Developed Inspection CD)에 대한 피식각층의 식각후의 FICD(Final Inspection CD) 차이를 CD 바이어스라고 한다.
또한, 반도체 소자의 게이트 식각시 게이트의 패턴 밀도에 따라 셀 영역과 같이 패턴 밀도가 우수한 밀집 지역(dense region)에 비해 주변 영역과 같은 고립지역(isolated region)에서는 게이트 식각시 CD 바이어스(Critical Dimension Bias)가 많이 발생한다. 여기서, 밀집지역과 고립지역 간 CD 바이어스 차이를 ID 바이어스라고 한다.
한편, 디자인 룰(design rule)의 감소에 따른 실질적인 칩 사이즈(chip size) 감소를 위해서는 셀 영역뿐만 아니라 주변 영역의 게이트 사이즈를 줄여야 한다. 예를 들어, 60nm급 소자에서는 주변 영역의 게이트 사이즈를 100nm 이하로 형성해야 한다. 그러나, 포토리소그래피 공정(포토레지스트 패턴 형성 후 이를 식 각 마스크로 하여 피식각응을 식각하는 공정)의 한계로 인해 주변 영역에 100nm 이하의 포토레지스트 패턴을 형성하는 것이 매우 어려운 실정이다.
이에, 현재에는 120nm 정도의 포토레지스트 패턴을 형성하고 게이트 식각시 식각 레시피 튜닝을 통해 게이트 사이즈를 100nm 정도로 재조정하여 형성하고 있다.
그러나, 향후 60nm 이하의 소자에서는 주변 영역의 게이트 사이즈를 더 줄여야 하는데, 현재 기술로는 포토리소그래피 한계 및 식각 레시피 튜닝의 한계로 인해 주변 영역의 게이트 사이즈를 더 이상 줄이는 것이 불가능하다. 따라서, 현재 기술로는 칩 사이즈를 줄이기 어려운 문제가 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 포토리소그래피 한계 및 식각 레시피 튜닝의 한계를 극복하고 주변 영역의 게이트 사이즈를 줄임으로써 칩 사이즈를 효과적으로 줄일 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 반도체 기판의 셀 영역 및 주변 영역에 게이트 절연막 및 게이트 전극용 도전막을 차례로 형성하는 단계와, 상기 셀 영역의 상기 도전막 상에 제 1 하드마스크막을 형성하고 상기 주 변 영역의 상기 도전막 상에 상기 제 1 하드마스크막보다 낮은 경화도를 갖는 제 2 하드마스크막을 형성하는 단계와, 상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 패터닝하는 단계와, 패터닝된 상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 마스크로 상기 도전막과 상기 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 공정 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(10)상에 게이트 절연막(11)과 게이트 전극용 도전막(12)을 차례로 형성하고, 게이트 전극용 도전막(12)상에 LPC SAC(Landing Plug Contact Self Aligned Contact) 형성을 위하여 질화막(13)을 형성한다.
이어, 도 1b에 도시된 바와 같이, 질화막(13) 상에 제 1 하드마스크막(14)을 형성한다. 제 1 하드마스크막(14)은 적어도 400℃ 이상의 고온에서 성장되는 비정질 카본막 또는 텅스텐막으로 형성할 수 있다.
이어서, 제 1 하드마스크막(14) 상에 제 1 SiON막(15)을 더 형성할 수 있다.
이어서, 도 1c에 도시된 바와 같이, 주변 영역을 오픈(opne)하는 포토레지스트 패턴(미도시)을 형성한 후, 이를 식각 마스크로 주변 영역의 제 1 SiON막(15)과 제 1 하드마스크막(14)을 식각하여 제거한다.
이어서, 도 1d에 도시된 바와 같이, 전체 구조물 상에 제 1 하드마스크막(14)보다 낮은 경화도를 갖는 제 2 하드마스크막(16)을 형성한다. 이때, 제 1 하드마스크막(14)을 고온에서 성장되는 비정질 카본막으로 형성한 경우에 제 2 하드마스크막(16)은 이보다 저온인, 예컨대 400℃ 미만의 저온에서 성장되는 비정질 카본막으로 형성한다.
공지된 바와 같이, 비정질 카본막은 그 성장 온도에 따라서 밀도가 달라지게 되어, 400℃ 이상의 고온에서 성장되는 비정질 카본막은 조밀한 특성을 갖는 반면, 400℃ 미만의 저온에서 성장되는 비정질 카본막은 다공성(porous)의 특성을 가지므로, 저온에서 성장되는 비정질 카본막은 고온에서 성장되는 비정질 카본막에 비하여 낮은 경화도를 갖게 된다.
한편, 제 1 하드마스크막(14)을 텅스텐막으로 형성한 경우에는 제 2 하드마스크막(16)은 텅스텐 실리사이드막으로 형성하는 것이 바람직하다.
이어서, 셀 영역과 주변 영역 간 단차를 줄이기 위한 전면 식각 공정을 실시 할 수도 있고, 전면 식각 공정 이후에 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 더 실시할 수도 있다.
이어서, 제 2 하드마스크막(16) 상에 제 2 SiON막(17)을 더 형성할 수 있다.
이어서, 도 1e에 도시된 바와 같이, 셀 영역의 제 2 SiON막(17)과 제 2 하드마스크막(16)을 제거한다. 예컨대, 셀 영역을 오픈하는 포토레지스트 패턴(미도시)을 형성하고 포토레지스트 패턴을 식각 마스크로 하는 식각 공정으로 셀 영역의 제 2 SiON막(17)과 제 2 하드마스크막(16)을 선택적으로 제거한다.
이외에도, 셀 영역의 제 2 SiON막(17)과 제 2 하드마스크막(16)을 제거하는 방법으로, 주변 영역의 제 1 하드마스크막(14) 및 제 1 SiON(15)이 제거됨으로 인해 발생된 주변 영역과 셀 영역 간 단차를 이용하여 셀 영역의 제 1 SiON막(15)을 타겟으로 전면 식각 공정 및 CMP 공정을 차례로 실시하여 셀 영역의 제 2 SiON막(17)과 제 2 하드마스크막(16)만을 선택적으로 제거하는 방법을 사용할 수도 있다.
이어서, 도 1f에 도시된 바와 같이, 제 1 SiON막(15)과 제 2 SiON막(17)상에 포토레지스트를 도포하고 포토마스크를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(PR)을 형성한다.
이어서, 포토레지스트 패턴(PR)을 식각 마스크로 제 1 SiON막(15)과 제 2 SiON막(17)과 제 1 하드마스크막(14)과 제 2 하드마스크막(16)을 식각하고, 식각된 제 1 하드마스크막(14) 및 제 2 하드마스크막(16)을 마스크로 질화막(13)과 게이트 전극용 도전막(12)과 게이트 절연막(11)을 식각하여 게이트를 형성한다.
이때, 제 1 하드마스크막(14)과 제 2 하드마스크막(16)의 경화 특성 차이로 인하여 제 1 하드마스크막(14)에 비해 제 2 하드마스크막(16)의 측면 식각이 심하게 진행되므로, 제 2 하드마스크막(16)의 CD 바이어스가 커지게 된다. 따라서, 주변 영역의 게이트를 포토리소그래피 한계 및 식각 레시피 튜닝의 한계 이하의 사이즈로 형성할 수 있다.
도면으로 제시한 실시예에서는 제 1 SiON막(15)과 제 2 SiON막(17)을 제거하지 않았으나, 제 1 SiON막(15)과 제 2 SiON막(17)을 제거하고 전면에 SiON막, 산화막 및 질화막 등의 절연 마스크를 형성할 수도 있다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 주변 영역의 하드마스크막을 셀 영역의 하드마스크막보다 경화도가 낮은 물질로 형성하여 주변 영역 하드마스크의 CD 바이어스를 늘릴 수 있으므로 포토리소그래피 한계 및 식각 레시피 튜닝의 한계를 극복하고 주변 영역의 게이트 사이즈를 줄일 수 있다. 따라서, 칩 사이즈를 효과적으로 줄일 수 있다.
Claims (11)
- 반도체 기판의 셀 영역 및 주변 영역에 게이트 절연막 및 게이트 전극용 도전막을 차례로 형성하는 단계;상기 셀 영역의 상기 도전막 상에 제 1 하드마스크막을 형성하고 상기 주변 영역의 상기 도전막 상에 상기 제 1 하드마스크막보다 낮은 경화도를 갖는 제 2 하드마스크막을 형성하는 단계;상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 패터닝하는 단계; 및패터닝된 상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 마스크로 상기 도전막과 상기 게이트 절연막을 식각하여 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 하드마스크막은 적어도 400℃ 이상의 고온에서 성장되는 비정질 카본막으로 형성하고, 상기 제 2 하드마스크막은 상기 제1 하드마스크막보다 저온에서 성장되는 비정질 카본막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 하드마스크막은 텅스텐막으로 형성하고, 상기 제 2 하드마스크막은 텅스텐 실리사이드막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 하드마스크막과 상기 제 2 하드마스크막을 형성하는 단계 전,상기 도전막 상에 질화막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 셀 영역에 상기 제 1 하드마스크막을 형성하고 상기 주변 영역에 상기 제 2 하드마스크막을 형성하는 단계는,상기 도전막 상 전면에 상기 제 1 하드마스크막을 증착하는 단계;상기 주변 영역에 형성된 상기 제 1 하드마스크막을 제거하는 단계;전체 구조 상에 제 2 하드마스크막을 증착하는 단계; 및상기 셀 영역에 형성된 상기 제 2 하드마스크막을 제거하는 단계를 포함하여 이루어지는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 1 하드마스크막을 증착하는 단계 후,상기 제 1 하드마스크막 상에 SiON막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 2 하드마스크막을 증착하는 단계 후,상기 제 2 하드마스크막 상에 SiON막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 2 하드마스크막을 증착하는 단계 후,전면 식각 공정을 실시하여 상기 셀 영역과 상기 주변 영역 간 단차를 완화시키는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 전면 식각 공정을 실시한 후 화학적 기계적 연마 공정을 더 실시하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 셀 영역의 상기 제 2 하드마스크막 제거시에는 상기 셀 영역을 오픈하는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 마스크로 상기 셀 영역의 상기 제 2 하드마스크를 식각하는 방법을 사용하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 셀 영역의 상기 제 2 하드마스크막 제거시에는 상기 셀 영역 및 상기 주변 영역간 단차를 이용한 전면 식각 공정 및 화학적 기계적 연마 공정을 실시하여 상기 셀 영역의 상기 제 2 하드마스크막을 선택적으로 제거하는 방법을 사용하는 반도체 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20070103 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |