KR20080057086A - Method for manufacturing bit line of semiconductor device - Google Patents
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Abstract
반도체 소자의 비트 라인 제조 방법은, 하부 구조물이 형성된 반도체 기판 상에 콘택홀을 갖는 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 오믹접합층으로서 텅스텐실리사이드막과 확산방지막으로서 텅스텐질화막 및 도전막으로서 텅스텐막을 단일 장비 내에서 ALD 공정에 따라 연속 증착하는 단계; 및 상기 텅스텐막과 텅스텐질화막 및 텅스텐실리사이드막을 식각하여 텅스텐실리사이드막/텅스텐질화막/스텐막의 일체형으로 이루어진 비트 라인을 형성하는 단계로 이루어진다.A method of manufacturing a bit line of a semiconductor device includes forming an interlayer insulating film having a contact hole on a semiconductor substrate on which a lower structure is formed; Continuously depositing a tungsten silicide film as an ohmic junction layer, a tungsten nitride film as a diffusion barrier film and a tungsten film as a conductive film in an ALD process on an interlayer insulating film including the contact hole in a single device; And etching the tungsten film, the tungsten nitride film, and the tungsten silicide film to form a bit line formed integrally with the tungsten silicide film / tungsten nitride film / sten film.
Description
도 1a 내지 도 1d는 종래 비트 라인의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.1A to 1D are cross-sectional views illustrating processes for manufacturing a conventional bit line.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트 라인의 제조 방법을 설명하기 위하여 도시한 공정별 단면도.2A through 2C are cross-sectional views illustrating processes for manufacturing a bit line according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
200 : 반도체 기판 202 : 층간절연막200
204 : 텅스텐실리사이드막 206 : 텅스텐질화막204: tungsten silicide film 206: tungsten nitride film
208 : 텅스텐막208: tungsten film
H1 : 확산방지막 두께 H2 : 전체 비트 라인 두께H1: Diffusion barrier thickness H2: Overall bit line thickness
본 발명은 반도체 소자의 비트 라인 형성 방법에 관한 것으로, 보다 상세하게는, 반도체 소자 특성 및 생산성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성방법에 관한 것이다. The present invention relates to a method for forming a bit line of a semiconductor device, and more particularly, to a method for forming a bit line of a semiconductor device capable of improving semiconductor device characteristics and productivity.
주지된 바와 같이, 반도체 소자 내에서 비트 라인은 셀지역의 접합영역과 콘택되도록 형성되어, 채널을 통해 캐패시터에 전하가 저장되도록 전류를 공급하거나, 캐패시터에 저장된 전하가 데이터화 될 수 있도록 캐패시터간 전하량 차이를 증폭소자(Sense amplifier)에 전달하는 역할을 한다. As is well known, in a semiconductor device, a bit line is formed to be in contact with a junction region of a cell region, thereby supplying a current through a channel so that charge is stored in the capacitor, or a difference in charge amount between capacitors so that the charge stored in the capacitor can be converted into data. It serves to deliver the sense amplifier.
일반적인 비트 라인은 주로 티타늄막(Ti)과 티타늄질화막(TiN)으로 이루어진 확산방지막과 배선 재료인 알루미늄막(Al) 또는 텅스텐막(W)으로 주로 이루어져 있으며, 소자 동작시 대부분의 전기적 흐름은 배선 재료인 알루미늄막 또는 텅스텐막을 통하여 이루어지고, 배선 재료 하부의 확산방자막인 티타늄막과 티타늄질화막의 역할은 전기적 흐름보다 배선 재료의 증착시 하지층과의 화학적인 어택(Attack)을 방지하기 위하여 형성된다.A general bit line is mainly composed of a diffusion barrier film composed mainly of a titanium film (Ti) and a titanium nitride film (TiN) and an aluminum film (Al) or a tungsten film (W), which is a wiring material. The titanium film and the titanium nitride film, which are formed through a phosphorus aluminum film or a tungsten film, are formed to prevent chemical attack with the underlying layer during deposition of the wiring material rather than electrical flow. .
한편, DRAM과 같은 반도체 소자에서 배선 재료로 사용되고 있는 텅스텐막은 알루미늄막에 비해 전기 전도성은 다소 떨어지지만, 열적 안정성이 우수하고 매립특성 또한 우수하다는 장점이 있어서 비트라인으로 대표되는 캐패시터 형성 이전의 금속배선 공정에 이용되고 있다.On the other hand, tungsten films used as wiring materials in semiconductor devices such as DRAMs are less electrically conductive than aluminum films, but have excellent thermal stability and excellent buried characteristics. It is used for a process.
그리고, 확산방지막은 저급 디바이스에서 텅스텐막의 두께 대비 확산방지막의 두께 비율이 1/10로 매우 적은 비중을 차지하고 있었으나, 최근의 집적화된 고급 디바이스에서는 이러한 두께 비율이 거의 1/1까지 되어 확산방지막과 텅스텐막과의 두께가 거의 같아지는 현상이 발생하고 있는 현실이다.In addition, the diffusion barrier has a very small ratio of the thickness of the diffusion barrier to the thickness of the tungsten layer in the low-end device (1/10). However, in the recent high-end devices, the diffusion barrier and the tungsten have been reduced to almost 1/1. The reality is that the thickness is almost equal to the thickness of the film.
전술한 같이, 비효율적인 두께의 비트 라인 구조는 포토 및 식각 공정의 어려움을 수반할 뿐만 아니라 반도체 소자의 기생축전용량(Parastic capasitance) 증 가를 초래하여 소자 특성의 저하를 유발시키고 있다. As described above, an inefficient thickness bit line structure not only entails difficulty in photo and etching processes, but also increases parasitic capasitance of semiconductor devices, thereby causing deterioration of device characteristics.
도 1a 내지 도 1d는 종래 비트 라인의 제조 방법을 설명하기 위하여 도시한 공정별 단면도이다.1A to 1D are cross-sectional views illustrating processes for manufacturing a conventional bit line.
도 1a를 참조하면, 비트 라인을 형성하기 위하여 하부 구조물이 형성된 반도체 기판(100) 상에 콘택홀(A)을 갖는 층간절연막(102)을 형성한다. 그런 다음, 상기 콘택홀(A) 내의 하부 구조물이 형성된 반도체 기판(100)의 표면, 즉, 콘택 표면을 후속 공정을 진행하기 위하여 전세정을 실시한다.Referring to FIG. 1A, an
도 1b를 참조하면, 상기 콘택홀(A)을 포함한 층간절연막(104) 상에 PVD(Physical Vapor Deposition) 또는 CVD(Chemical Vapor Deposition) 방법을 이용하여 오믹접합층인 티타늄막(Ti : 104)을 형성한다. Referring to FIG. 1B, a titanium film (Ti: 104), which is an ohmic junction layer, is formed on the
도 1c를 참조하면, 상기 티타늄막(104) 상에 확산방지막으로 제1티타늄질화막(TiN : 106a)을 증착한 후, 급속 열처리법으로 제1티타늄질화막(106a)의 표면층을 열처리하여 제1티타늄질화막(106a)의 확산방지능력 및 접합능력을 극대화한다. Referring to FIG. 1C, a first titanium nitride layer (TiN: 106a) is deposited on the
도 1d를 참조하면, 상기 열처리된 제1티타늄질화막(106a) 상에 확산방지막으로 제2티타늄질화막(TiN : 106b)을 형성한 후, 상기 콘택홀(A)이 매립되도록 상기 제2티타늄질화막(106b) 상에 도전막인 텅스텐막(W: 108)을 형성한다. 그런 다음, 상기 텅스턴막(108), 제2티타늄질화막(106b), 제1티타늄질화막(106a) 및 티타늄막(104)을 비트 라인을 완성한다. 여기서, 상기 반도체 기판(100)의 층간절연막(102) 상에 형성되는 제1티타늄질화막(106a)과 제2티타늄질화막(106b)으로 이루어진 확산방지막의 두께(H1)는 도전막인 텅스텐막과 거의 같고, 상기 두꺼운 확산 방지막에 의해 비트 라인 두께(H2)는 콘택홀(A) 내에 형성되어 있는 비트 라인 높이에 비하여 두껍게 형성되어 있다. Referring to FIG. 1D, after forming a second titanium nitride layer (TiN: 106b) as a diffusion barrier on the heat treated first
그러나, 종래 비트 라인 제조 공정에서는 오믹접합층인 티타늄막과 확산방지막인 티타늄질화막 및 도전막인 텅스텐막이 각각 다른 장비에서 형성되고, 제1티타늄질화막과 제2티타늄질화막 간에 급속 열처리를 위한 공정으로 장비 변경이 불가피하다. 이에 따라, 티타늄(Ti) 금속 성분으로 이루어져 있는 오믹접합층 및 확산방지막은 대기 노출이 불가피하고, 이로 인해, 금속 표면에 형성되는 자연산화막 제거 등의 후처리 공정이 필요하여 생산성 측면에서 비효율적으로 관리되고 있다. However, in the conventional bit line manufacturing process, a titanium film as an ohmic junction layer, a titanium nitride film as a diffusion barrier film and a tungsten film as a conductive film are formed in different equipment, respectively, and are used as a process for rapid heat treatment between the first titanium nitride film and the second titanium nitride film. Change is inevitable. Accordingly, the ohmic bonding layer and the diffusion barrier layer composed of titanium (Ti) metal components inevitably expose to the atmosphere, and thus require an aftertreatment process such as removal of a natural oxide film formed on the metal surface, thereby inefficiently managing in terms of productivity. It is becoming.
그리고, 초고집적 반도체 소자에서의 비트 라인 두께 감소와는 달리 확산방지 특성 유지를 위하여 확산방지막의 두께 감소는 거의 없어 확산방지막과 도전층과의 두께 비율이 비정상적으로 거의 같아지는 현상이 발생하고 있고, 이에 따라, 상대적으로 두꺼운 비트 라인 두께는 기생축전용량을 증가시켜 소자의 센싱 마진(Sensing Margin) 특성을 저하시키는 현상을 초래한다. Unlike the reduction of the bit line thickness in the ultra-high density semiconductor device, there is almost no decrease in the thickness of the diffusion barrier layer in order to maintain the diffusion barrier property, and thus a phenomenon in which the thickness ratio between the diffusion barrier layer and the conductive layer is abnormally almost equal occurs. Accordingly, the relatively thick bit line thickness causes parasitic capacitance to increase the sensing margin characteristics of the device.
본 발명은 반도체 소자 특성 및 생산성을 향상시킬 수 있는 반도체 소자의 비트 라인 형성방법을 제공한다.The present invention provides a method for forming a bit line of a semiconductor device capable of improving semiconductor device characteristics and productivity.
일 실시예에 있어서, 반도체 소자의 비트 라인 제조 방법은, 하부 구조물이 형성된 반도체 기판 상에 콘택홀을 갖는 층간절연막을 형성하는 단계; 상기 콘택홀을 포함한 층간절연막 상에 오믹접합층으로서 텅스텐실리사이드막과 확산방지막으 로서 텅스텐질화막 및 도전막으로서 텅스텐막을 단일 장비 내에서 ALD 공정에 따라 연속 증착하는 단계; 및 상기 텅스텐막과 텅스텐질화막 및 텅스텐실리사이드막을 식각하여 텅스텐실리사이드막/텅스텐질화막/스텐막의 일체형으로 이루어진 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 한다. In an embodiment, a method of manufacturing a bit line of a semiconductor device may include forming an interlayer insulating film having contact holes on a semiconductor substrate on which a lower structure is formed; Continuously depositing a tungsten silicide film as an ohmic bonding layer, a tungsten nitride film as a diffusion barrier, and a tungsten film as a conductive film in an ALD process in a single device on the interlayer insulating film including the contact hole; And etching the tungsten film, the tungsten nitride film and the tungsten silicide film to form a bit line formed of an integral type of tungsten silicide film / tungsten nitride film / sten film.
상기 텅스텐실리사이드막을 형성하는 공정은 350 ∼ 600℃의 증착 온도와 0.1 ∼ 10Torr의 증착 압력하에서 WF6와 SiH4 또는 SiH2Cl2의 Si 함유 화학증착용 가스로 이루어지는 것을 특징으로 한다.The step of forming the tungsten silicide film is characterized by consisting of Si-containing gas for chemical vapor deposition of WF 6 and SiH 4 or SiH 2 Cl 2 at a deposition temperature of 350 to 600 ° C. and a deposition pressure of 0.1 to 10 Torr.
상기 텅스텐질화막을 형성하는 공정은 350 ∼ 600℃의 증착 온도와 0.1 ∼ 10Torr의 증착 압력하에서 WF6과 B2H6 그리고 NH3 또는 N2의 N 함유 화학증착용 가스로 이루어지는 것을 특징으로 한다.The process of forming the tungsten nitride film is characterized by consisting of N-containing gas for chemical vapor deposition of WF 6 and B 2 H 6 and NH 3 or N 2 at a deposition temperature of 350 to 600 ℃ and a deposition pressure of 0.1 to 10 Torr.
상기 N 함유 화학증착용 가스를 WF6의 유량 대비 10 ∼ 20배로 주입하는 것을 특징으로 한다. The N-containing chemical vapor deposition gas is characterized in that the injection of 10 to 20 times the flow rate of WF 6 .
상기 텅스텐질화막의 W 성분 대비 N 성분의 조성비율은 1 대비 2 ∼ 5인 것을 특징으로 한다. The composition ratio of the N component to the W component of the tungsten nitride film is characterized in that 2 to 5 compared to 1.
상기 텅스텐질화막은 10 ∼ 100Å의 두께로 형성하는 것을 특징으로 한다. The tungsten nitride film is formed to a thickness of 10 to 100 kPa.
상기 텅스텐실리사이드막을 형성하기 이전에 콘택홀 내의 하부 구조물이 형성된 반도체 기판 표면을 전세정하는 단계를 더 포함하는 것을 특징으로 한다.The method may further include pre-cleaning the surface of the semiconductor substrate on which the lower structure is formed in the contact hole before forming the tungsten silicide layer.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명은 비트 라인 형성시 단일 장비 내에서 원자층 증착법(Atomic Layer Deposition : ALD)을 적용하여 오믹접합층인 텅스텐실리사이드막/확산방지막인 텅스텐질화막/도전막인 텅스텐막의 일체형을 가지는 비트라인을 형성한다. 따라서, 단일 장비 내에서 오믹접합층/확산방지막/도전막이 형성됨으로써 비트 라인 형성을 위한 공정 중 반도체 기판의 대기 노출을 피할 수 있어 공정 생산성을 향상시킬 수 있다. In the present invention, the bit line is formed in a single device by applying atomic layer deposition (ALD) to form a bit line having an integral type of a tungsten silicide film as an ohmic junction layer, a tungsten nitride film as a diffusion barrier, and a tungsten film as a conductive film. do. Therefore, the ohmic junction layer / diffusion barrier film / conductive film may be formed in a single device, thereby preventing atmospheric exposure of the semiconductor substrate during the process of forming the bit lines, thereby improving process productivity.
그리고, 상기 확산방지막을 질소성분이 다량 함유된 텅스텐질화막으로 형성함으로써 확산방지막의 두께를 기존 대비 80% 이상 감소시킬 수 있고, 최종적으로 전체 비트 라인 두께를 40% 이상 감소시킬 수 있어 기생축전용량(Parasitic capacitance) 축소에 의한 반도체 소자의 특성을 향상시킬 수 있다.In addition, by forming the diffusion barrier into a tungsten nitride film containing a large amount of nitrogen, the thickness of the diffusion barrier can be reduced by 80% or more, and the overall bit line thickness can be reduced by 40% or more. Parasitic capacitance) can improve the characteristics of the semiconductor device.
아울러, 비트 라인 형성을 위한 원자층 증착 공정은 상기 오믹접합층인 텅스텐실리사이드막, 확산방지막인 텅스텐질화막, 도전층인 텅스텐막들 하나의 챔버(Chamber)내에서 연속적으로 진행되거나, 또는, 반도체 기판의 이송 수단을 구비한 진공 장비를 포함하여 상기 막들을 각각 증착할 수 있는 다수의 챔버를 보유한 일련의 장비들 내에서 진행된다.In addition, an atomic layer deposition process for forming a bit line is continuously performed in one chamber of the tungsten silicide layer, which is the ohmic junction layer, the tungsten nitride layer, which is a diffusion barrier layer, and the tungsten layer, which is a conductive layer, or a semiconductor substrate. It proceeds in a series of equipment having a plurality of chambers each capable of depositing the films, including vacuum equipment with a conveying means.
그리고, 상기 증착 공정에 사용되는 원자층 증착법은 일반 CVD 공정에 비해서 저온에서 증착이 가능하고, 사용할 수 있는 반응기체의 종류가 다양하며, 거의 완전한 스텝 카버리지(Step Coverage)를 갖는 장점 때문에 도입된 증착 방법으로서, 두가지 이상의 반응 가스를 각각 번갈아가며 펄스형으로 반응기에 주입하고 각 펄스 사이에는 아르곤(Ar) 등과 같은 불활성 기체로 퍼지하여 증착하는 방법이다. 그리고, 표면 반응을 이용하여 원자층 단위로 박막을 성장시키는 공정으로서 반응 원료의 화학흡착(Chemisorption)을 이용하는 방식으로 증착속도가 느리다. In addition, the atomic layer deposition method used in the deposition process has been introduced due to the advantages of being able to deposit at a low temperature compared to the general CVD process, various kinds of reactors that can be used, and almost complete step coverage. As a deposition method, two or more reactant gases are alternately injected into a reactor in a pulse form, and a purge is performed by purging with an inert gas such as argon (Ar) between each pulse. In addition, as a process of growing a thin film on an atomic layer basis using surface reaction, the deposition rate is slow by using chemisorption of the reaction raw materials.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 비트 라인의 제조 방법을 설명하기 위하여 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다. 2A to 2C are cross-sectional views illustrating processes for manufacturing a bit line according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 비트 라인을 형성하기 위하여 하부 구조물이 형성된 반도체 기판(100) 상에 콘택홀(A)을 갖는 층간절연막(202)을 형성한다. 그런 다음, 상기 콘택홀(A) 내의 하부 구조물이 형성된 반도체 기판(100)의 표면, 즉, 콘택 표면을 후속 공정을 진행하기 위하여 전세정을 실시한다. 여기서, 콘택홀(A) 하부 반도체 기판(200) 상의 구조물은 비트 라인을 형성하기 위한 랜딩플러그 또는 실리콘 기판이다. Referring to FIG. 2A, an
도 2b를 참조하면, 상기 콘택홀(A)을 포함한 층간절연막(202) 상에 원자층 증착법(ALD)으로 단일 장비 또는 일련의 장비 내에서 오믹접합층으로서 텅스텐실리사이드막(WSix : 204)과 확산방지막으로서 텅스텐질화막(WNx : 206) 및 도전막으로서 텅스텐막(W : 208)을 연속 증착한다. Referring to FIG. 2B, a tungsten silicide layer (WSix) 204 is diffused as an ohmic junction layer in a single device or a series of devices by atomic layer deposition (ALD) on the
그런 다음, 상기 텅스텐막(208) 상에 비트 라인이 형성될 부분을 노출시키는 마스크패턴(미도시)을 형성한 후, 상기 텅스텐막(208), 텅스텐질화막(206) 및 텅스텐실리사이드막(204)을 식각하여 텅스텐실리사이드막(204)/텅스텐질화막(206)/텅스테막(208)의 일체형으로 이루어진 비트 라인을 형성한다. Then, after forming a mask pattern (not shown) exposing a portion where the bit line is to be formed on the
여기서, 오믹접합층인 텅스텐실리사이드막(204)을 형성하기 위한 원자층 증 착 공정은 350 ∼ 600℃의 증착 온도와 0.1 ∼ 10Torr의 증착 압력 범위 내에서 WF6와 SiH4 또는 SiH2Cl2 등의 Si 성분이 함유된 화학증착용 가스를 교대로 주입하여 증착한다. Here, the atomic layer deposition process for forming the
그리고, 상기 확산방지막인 텅스텐질화막(206)을 형성하기 위한 원자층 증착 공정은 350 ∼ 600℃의 증착 온도와 0.1 ∼ 10Torr의 증착 압력 범위 내에서 WF6과 B2H6 그리고 NH3 또는 N2와 같은 N 성분이 함유된 화학증착용 가스를 교대로 주입하여 증착한다. 이때, 상기 텅스텐질화막(206)으로 이루어진 확산방지막의 확산방지특성을 향상시키기 위해 N 성분이 함유된 화학증착용 가스를 WF6의 유량 대비 10배 이상으로 다량 주입하여 W 성분 대비 N 성분의 조성비율이 1 대비 2 ∼ 5가 되도록 한다.In addition, the atomic layer deposition process for forming the
아울러, 형성되는 텅스텐질화막(206)의 증착 두께는 10 ∼ 100Å으로, 전술한 종래의 확산방지막인 티타늄질화막(TiN) 대비 텅스텐질화막(206)으로 이루어진 확산방지막의 두께(H1')는 80% 이상 최대 95%까지 감소되었고, 상기 줄어든 확산방지막의 두께(H1')로 인하여 전체 비트 라인 두께(H2')는 종래에 대비하여 40% 이상 감소하였다.In addition, the deposition thickness of the formed
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.As mentioned above, although the present invention has been illustrated and described with reference to specific embodiments, the present invention is not limited thereto, and the following claims are not limited to the scope of the present invention without departing from the spirit and scope of the present invention. It can be easily understood by those skilled in the art that can be modified and modified.
이상에서와 같이, 본 발명은 비트 라인 형성시 단일 장비 내에서 원자층 증착법(Atomic Layer Deposition : ALD)을 적용하여 오믹접합층인 텅스텐실리사이드막/확산방지막인 텅스텐질화막/도전막인 텅스텐막의 일체형을 가지는 비트라인을 형성함으로써 비트 라인 형성을 위한 공정 중 반도체 기판의 대기 노출을 피할 수 있어 공정 생산성을 향상시킬 수 있다. As described above, the present invention applies an atomic layer deposition (ALD) method in a single device when forming a bit line to form an integrated type of a tungsten silicide film as an ohmic junction layer / tungsten nitride film as a diffusion barrier / tungsten film as a conductive film. By forming the bit line, the exposure of the semiconductor substrate to the atmosphere during the process for forming the bit line can be avoided, thereby improving the process productivity.
그리고, 상기 확산방지막을 질소성분이 다량 함유된 텅스텐질화막으로 형성함으로써 확산방지막의 두께를 종래 대비 80% 이상 감소시킬 수 있고, 최종적으로 전체 비트 라인 두께를 40% 이상 감소시킬 수 있어 기생축전용량(Parasitic capacitance) 축소에 의한 반도체 소자의 특성을 향상시킬 수 있다.Further, by forming the diffusion barrier layer as a tungsten nitride layer containing a large amount of nitrogen, the thickness of the diffusion barrier layer can be reduced by 80% or more, and the overall bit line thickness can be reduced by 40% or more. Parasitic capacitance) can improve the characteristics of the semiconductor device.
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| US20220018025A1 (en) * | 2020-07-20 | 2022-01-20 | Asm Ip Holding B.V. | Method and system for forming structures including transition metal layers |
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2006
- 2006-12-19 KR KR1020060130418A patent/KR20080057086A/en not_active Withdrawn
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Legal Events
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|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061219 |
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