KR20080044448A - Exposure mask and method of forming semiconductor device using same - Google Patents
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Abstract
본 발명은 노광마스크 및 이를 이용한 반도체 소자의 형성방법에 관한 것으로, 꼭짓점이 연결되어 이웃하며 변이 서로 이격된 마름모 형태의 180 도의 위상반전영역과 0 도의 위상반전영역을 각각 형성된 노광마스크를 제공하고 이를 이용하여 반도체소자를 형성함으로써 현재의 장비를 이용하여 예정된 미세 콘택 패턴을 형성할 수 있도록 하는 기술이다. The present invention relates to an exposure mask and a method of forming a semiconductor device using the same, and provides an exposure mask having 180 degrees of phase inversion region and 0 degrees of phase inversion region, each of which has vertices connected to and adjacent to each other, with sides being spaced apart from each other. By forming a semiconductor device using the present technology, it is possible to form a predetermined fine contact pattern using current equipment.
Description
도 1 은 현재 사용되는 노광마스크를 도시한 레이아웃1 is a layout showing an exposure mask currently used
도 2 는 도 1 의 노광마스크를 이용하여 형성된 콘택홀 예정영역을 도시한 레이아웃.FIG. 2 is a layout illustrating a contact hole plan area formed using the exposure mask of FIG. 1.
도 3 은 도 1 의 노광마스크를 이용하여 콘택홀을 형성한 것을 도시한 시뮬레이터.3 is a simulator showing the formation of a contact hole using the exposure mask of FIG.
도 4 는 본 발명의 실시예에 따라 형성된 노광마스크를 도시한 레이아웃4 is a layout showing an exposure mask formed according to an embodiment of the present invention.
도 5 는 도 4 의 노광마스크를 이용하여 형성된 콘택홀 예정영역을 도시한 레이아웃.5 is a layout showing a contact hole plan region formed using the exposure mask of FIG.
도 6 은 도 4 의 노광마스크를 이용하여 콘택홀을 형성한 것을 도시한 시뮬레이터.6 is a simulator showing a contact hole formed using the exposure mask of FIG.
본 발명은 노광마스크 및 이를 이용한 반도체소자의 형성방법에 관한 것으로, 특히 비트라인의 접속을 위한 콘택홀 형성에 사용되는 크롬리스 위상반전마스 크 ( Chromeless PSM ) 에 관한 것이다.The present invention relates to an exposure mask and a method of forming a semiconductor device using the same, and more particularly, to a chromeless phase inversion mask (Chromeless PSM) used to form contact holes for connection of bit lines.
선폭의 축소에 따라 콘택홀의 크기도 줄어들고 있으며 DRAM 제작과정 중 비트라인의 전극을 연결하기 위한 콘택홀의 크기도 이에 따라서 줄어들고 있다. As the line width is reduced, the size of the contact hole is decreasing, and the size of the contact hole for connecting the electrodes of the bit line is also decreasing accordingly.
또한, 패터닝시 해상력을 결정하는 중요한 요소인 피치 ( pitch ) 또한 작아지면서 패터닝에 많은 어려움이 발생하고 있다. In addition, as the pitch, which is an important factor for determining the resolution during patterning, also becomes smaller, many difficulties arise in patterning.
최근, 극미세 패턴에서 피치가 작아지면 빛의 효율이 저하되게 되며, 이 때문에 콘택홀 형성시 콘트라스트 ( contrast ) 가 낮아지게 되어 노광영역과 비노광 영역의 분별력이 떨어지게 되므로, 결과적으로는 콘택홀 크기의 불균일도 또한 커지게 된다.In recent years, the smaller the pitch in the ultra fine pattern, the lower the efficiency of light, and thus the lower the contrast (contrast) when forming the contact hole, resulting in a lower discrimination between the exposed and non-exposed areas. The nonuniformity of is also large.
본 발명은 본 발명에서는 콘택홀 형성을 용이하도록 하기 위해 패터닝에 가장 큰 영향을 미치는 피치를 증가시키는 노광마스크 및 이를 이용한 반도체소자의 형성방법을 제공하는데 그 목적이 있다. An object of the present invention is to provide an exposure mask for increasing the pitch which has the greatest influence on patterning and a method of forming a semiconductor device using the same in order to facilitate contact hole formation.
상기 목적 달성을 위해 본 발명에 따른 노광마스크는, Exposure mask according to the present invention for achieving the above object,
콘택용 노광마스크에 있어서, In the contact exposure mask,
꼭짓점이 연결되어 이웃하며 변이 서로 이격된 마름모 형태를 갖는 180 도의 위상반전영역과 0 도의 위상반전영역이 각각 형성된 것과,180 degrees of phase inversion region and 0 degrees of phase inversion region each having vertices with adjacent vertices connected to each other and having sides separated from each other,
상기 노광마스크는 크롬리스 위상반전마스크인 것과,The exposure mask is a chromeless phase inversion mask,
비트라인 콘택홀, 저장전극 콘택홀 또는 금속배선 콘택홀 형성공정에 사용하 는 것을 특징으로 한다.It is used for the bit line contact hole, the storage electrode contact hole or the metal wiring contact hole forming process.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 형성방법은,In addition, the method of forming a semiconductor device according to the present invention to achieve the above object,
반도체기판 상에 도전층이 형성된 층간절연막을 형성하는 공정과,Forming an interlayer insulating film having a conductive layer formed on the semiconductor substrate;
콘택용 노광마스크를 이용하여 상기 층간절연막을 식각하고 상기 도전층 또는 반도체기판을 노출시키는 콘택홀을 형성하는 공정과,Forming a contact hole for etching the interlayer insulating film and exposing the conductive layer or the semiconductor substrate by using a contact exposure mask;
상기 콘택홀을 매립하는 도전층을 형성하는 것과,Forming a conductive layer filling the contact hole;
상기 노광마스크는 크롬리스 위상반전마스크인 것과,The exposure mask is a chromeless phase inversion mask,
상기 콘택홀은 비트라인 콘택홀, 저장전극 콘택홀 또는 금속배선 콘택홀인 것을 특징으로 한다. The contact hole may be a bit line contact hole, a storage electrode contact hole, or a metal wiring contact hole.
한편, 본 발명의 원리는 다음과 같다. On the other hand, the principle of the present invention is as follows.
종래의 콘택홀 패터닝 공정은 콘택 레이아웃 ( contact cell layout ) 과 동일한 형태의 마스크 레이아웃을 이용하여 노광함으로써 콘택 어레이 ( contact array ) 를 형성하는 방법이었으나 피치가 작아지면 광 근접 효과에 의해서 패턴이 형성되지 않게 된다. 이를 극복하기 위해 크롬리스 위상반전 리소그래피 ( Chromeless Phase shift Lithography ) 기술을 이용하여 콘택홀의 피치를 늘려주어 광근접 효과를 상당히 상쇄시킬 수 있으며 이로 인해 더욱 작은 크기와 피치를 갖는 콘택홀을 형성할 수 있도록 하는 것이다.The conventional contact hole patterning process is a method of forming a contact array by exposing using a mask layout of the same form as a contact cell layout, but when the pitch is small, a pattern is not formed due to an optical proximity effect. do. In order to overcome this, chromeless phase shift lithography technology can be used to increase the pitch of contact holes, thereby significantly canceling the optical proximity effect, thereby forming contact holes with smaller size and pitch. will be.
본 발명에 따른 노광마스크는 종래 방식의 마스크 레이아웃과는 달리 크롬 마스크 ( Chrome mask ) 를 사용하지 않고 사선방향의 격자 무늬를 가지고 있으며 인접하는 격자 서로 간의 위상차이가 180 도 로 구성되어 있으므로 사선 격자상으로 얼터네이팅 위상반전마스크 ( Alternating Phase Shift Mask ) 를 형성하는 구조를 가져, 격자와 격자가 만나는 부분은 빛이 상쇄되고 격자의 중심부는 빛이 보강되어 콘택홀을 형성시키는 것이다. Unlike the mask layout of the conventional method, the exposure mask according to the present invention does not use a chrome mask and has a diagonal lattice pattern, and since the phase difference between adjacent grids is 180 degrees, As a result of forming an alternating phase shift mask, light is canceled at the part where the grating meets the grating and light is reinforced at the center of the grating to form a contact hole.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.Hereinafter, the present invention will be described with reference to the accompanying drawings.
도 1 내지 도 3 은 본 발명의 실시예에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 것이다. 1 to 3 illustrate an exposure mask and a method of forming a semiconductor device using the same according to an embodiment of the present invention.
도 1 은 현재 사용되고 있는 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 레이아웃으로서, 비트라인 접속용 콘택홀을 형성하기 위한 것이다.FIG. 1 is a layout illustrating an exposure mask currently used and a method of forming a semiconductor device using the same, to form a bit line connection contact hole.
도 1을 참조하면, 노광마스크(100)는 석영기판(미도시) 상부에 콘택홀 예정영역(13)이 정의된 크롬패턴(11)을 설계한 것으로, 비트라인 콘택홀을 형성하기 위한 것이다. 이때, 금속배선이나 저장전극의 콘택홀 형성을 위한 마스크에 적용할 수도 있다. 여기서, 상기 콘택홀 예정영역(13)은 패턴간의 피치가 매우 짧음을 알 수 있다. Referring to FIG. 1, the
도 1b 는 도 1 의 노광마스크(100)를 이용하여 반도체기판(미도시) 상에 콘택홀을 형성할 때 예상영역에 형성되는 콘택홀(15)을 형성한 것이다. FIG. 1B illustrates a
도 3 은 도 1 의 레이아웃을 이용하여 패턴을 형성하는 경우 비트라인 콘택의 위치 및 형태를 도시한 그래프로서, 콘택의 위치가 균일하게 배열되지 못하였음을 알 수 있다. FIG. 3 is a graph illustrating the positions and shapes of bit line contacts when a pattern is formed using the layout of FIG. 1, and it can be seen that the positions of the contacts are not uniformly arranged.
도 3 은 도 1 의 레이아웃을 이용하여 실제로 노광 및 현상을 실시하는 경우 반도체기판 표면에 결상되는 이미지를 리소그래피 시뮬레이터 ( Lithography Simulator ) 도시한 것으로서, 실제 반도체기판 상에 형성된 콘택홀은 도 2 의 콘택홀(13)과 같은 형태로 형성되지 않는다. FIG. 3 illustrates a lithography simulator of an image formed on a surface of a semiconductor substrate when exposure and development are performed using the layout of FIG. 1. The contact hole formed on the actual semiconductor substrate is the contact hole of FIG. 2. It is not formed in the same form as (13).
도 4 내지 도 6 은 본 발명의 실시예에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법을 도시한 것이다. 4 to 6 illustrate an exposure mask and a method of forming a semiconductor device using the same according to an embodiment of the present invention.
도 4 는 본 발명의 실시예에 따라 크롬이 없는 노광마스크, 즉 크롬리스 위상반전마스크의 레이아웃을 도시한 것으로, 각각 마름모 형태로 형성된 180 도의 위상반전층(21)과 0 도의 위상반전층(23)이 이웃하지 않도록 교번으로 배치되어 사선 방향의 피치가 도 1 의 노광마스크보다 두 배 정도 길게 형성된다. 4 illustrates a layout of an chromium-free exposure mask, that is, a chromeless phase inversion mask, according to an embodiment of the present invention, each of which has a 180 degree
이때, 피치 ( pitch ) 의 크기는 수직, 수평 방향의 x, y 축 상의 거리로 표현하는 것이 통상적이나, 레이아웃 변형으로 x,y 대신 사선 방향의 피치를 기준으로 하였다.At this time, the size of the pitch is generally expressed by distances on the x and y axes in the vertical and horizontal directions, but the layout is based on the pitch in the diagonal direction instead of x and y as a layout deformation.
실제로 최소 피치 ( minimum pitch ) 는 가장 가까운 패턴 간의 거리를 나타내게 되지만, 본 발명이 소개하는 레이아웃은 사선 패턴으로 구성되어 있어 수평, 수직 방향보다는 사선 방향으로 피치를 계산하는 것이 더 합리적이다.In fact, the minimum pitch represents the distance between the closest patterns, but the layout introduced by the present invention consists of diagonal patterns, so it is more reasonable to calculate the pitch in the diagonal direction rather than the horizontal and vertical directions.
도 5 는 도 4 의 노광마스크를 이용하여 콘택홀(25)을 형성하는 경우, 180 도의 위상반전영역(21)과 0 도의 위상반전영역(23)의 중앙부에 콘택홀(25)이 형성됨을 도시한 레이아웃이다. FIG. 5 illustrates that when the
이때, 도 2 와 도 5 를 참조하면, 도 2 의 피치와 대비할 때 2 배 정도의 길이 차이를 나타내지만 최종 형성하려는 패턴은 동일하다는 것을 알 수 있다.In this case, referring to FIGS. 2 and 5, the length difference is about twice as compared with the pitch of FIG. 2, but the final pattern to be formed is the same.
도 6 은 본 발명에 따른 도 4 의 노광마스크 레이아웃을 이용하여 반도체기판에 결상된 이미지를 도시한 리소그래피 시뮬레이터로서, 평면 시뮬레이션이다. 이때, 도 6 은 도 3 과 같은 조건에서 실시한 것이다. FIG. 6 is a lithographic simulator showing an image formed on a semiconductor substrate using the exposure mask layout of FIG. 4 according to the present invention, which is a planar simulation. 6 is performed under the same conditions as in FIG. 3.
도 6 를 참조하면, 도 1 의 레이아웃을 이용하는 경우 결코 형성되지 않는 비트라인 콘택의 이미지가 도 4 의 레이아웃을 이용하는 경우 반도체기판 상에 명백하게 콘택홀의 이미지가 형성되는 것을 볼 수 있다. Referring to FIG. 6, it can be seen that an image of a contact hole is clearly formed on a semiconductor substrate when an image of a bit line contact that is never formed when using the layout of FIG. 1 uses the layout of FIG. 4.
따라서 도 4 의 레이아웃을 이용하는 경우 현재의 노광장비를 이용하여 형성이 불가능한 크기와 피치의 콘택홀을 형성할 수 있게 된다.Therefore, when using the layout of Figure 4 it is possible to form a contact hole of a size and pitch impossible to form using the current exposure equipment.
도시되지 않았으나, 도 4 의 노광마스크를 이용한 반도체소자의 형성방법은 다음과 같다.Although not shown, a method of forming a semiconductor device using the exposure mask of FIG. 4 is as follows.
먼저, 반도체기판 상에 활성영역을 정의하는 소자분리막을 형성한다.First, an isolation layer defining an active region is formed on a semiconductor substrate.
반도체기판의 상부에 워드라인, 즉 게이트 전극을 형성하고, 그 상부에 제1층간절연막을 형성한다. A word line, that is, a gate electrode, is formed over the semiconductor substrate, and a first interlayer insulating film is formed over the semiconductor substrate.
그 다음, 제1층간절연막을 식각하여 활성영역 상의 게이트 전극 사이에 랜딩플러그를 형성한다. Next, the first interlayer insulating film is etched to form a landing plug between the gate electrodes on the active region.
이때, 랜딩플러그는 다음과 같은 공정으로 형성한다. In this case, the landing plug is formed by the following process.
먼저, 제1층간절연막 상부에 감광막을 도포하고, 랜딩플러그용 노광마스크를 이용한 노광 및 현상 공정으로 패터닝하여 감광막패턴을 형성한다. First, a photosensitive film is coated on the first interlayer insulating film, and patterned by exposure and development processes using an exposure mask for landing plug to form a photosensitive film pattern.
그리고, 감광막패턴을 마스크로 하여 제1층간절연막을 식각하고 이를 매립하는 랜딩플러그용 도전층, 예를들면 폴리실리콘을 전체표면상부에 형성한다.Then, using a photosensitive film pattern as a mask, a grounding conductive layer for etching the first interlayer insulating film and embedding the same, for example, polysilicon is formed on the entire surface.
그리고, 랜딩플러그용 도전층을 평탄화식각하여 활성영역 상의 워드라인 사이를 매립하는 랜딩플러그를 형성한다. Then, the landing plug conductive layer is planarized and etched to form a landing plug that fills the space between the word lines on the active region.
그 다음, 전체표면상부에 제2층간절연막을 형성하고 이를 평탄화시킨다. Then, a second interlayer insulating film is formed over the entire surface and planarized.
그리고, 비트라인 콘택마스크를 이용한 사진식각공정으로 제2층간절연막을 식각하여 랜딩플러그를 노출시키는 비트라인 콘택홀을 형성한다. 이때, 비트라인 콘택마스크는 도 4 의 크롬리스 위상반전마스크를 이용한 것이다. The second interlayer insulating layer is etched by a photolithography process using a bit line contact mask to form a bit line contact hole exposing the landing plug. In this case, the bit line contact mask uses the chromeless phase inversion mask of FIG. 4.
여기서, 사진식각공정은 감광막을 도포하고 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성한 다음, 이를 마스크로 하여 제2층간절연막을 식각하고 감광막패턴을 제거하는 것이다. Here, the photolithography process is performed by applying a photoresist film, forming a photoresist pattern by an exposure and development process using a bit line contact mask, and etching the second interlayer insulating film using the mask as a mask to remove the photoresist pattern.
그 다음, 비트라인 콘택홀을 매립하는 비트라인 콘택플러그를 형성하고 이에 접속되는 비트라인을 형성한다. Next, a bit line contact plug for filling the bit line contact hole is formed and a bit line connected thereto is formed.
그리고, 전체표면상부에 제3층간절연막을 형성하고 저장전극 콘택마스크를 이용한 사진식각공정으로 제3층간절연막 및 제2층간절연막을 식각하여 랜딩플러그를 노출시키는 저장전극 콘택홀을 형성한다. 여기서, 사진식각공정은 감광막을 도포하고 저장전극 콘택마스크, 도 4 와 같은 방법으로 설계된 저장전극 노광마스크를 이용한 노광 및 현상 공정으로 감광막패턴을 형성한 다음, 이를 마스크로 하여 제3층간절연막을 식각하여 저장전극 콘택홀을 형성하고 감광막패턴을 제거하는 것이다. A third interlayer insulating film is formed on the entire surface, and the third interlayer insulating film and the second interlayer insulating film are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole exposing the landing plug. Here, in the photolithography process, a photoresist film is coated, and a photoresist pattern is formed by an exposure and development process using a storage electrode contact mask and a storage electrode exposure mask designed in the same manner as in FIG. 4, and then the third interlayer insulating layer is etched using the mask as a mask. To form a storage electrode contact hole and to remove the photoresist pattern.
그 다음, 저장전극 콘택홀을 매립하는 저장전극 콘택플러그를 형성하고 이에 접속되는 저장전극을 형성한 다음, 유전체막 및 플레이트전극을 형성하여 캐패시터 를 형성한다. Next, a storage electrode contact plug for filling the storage electrode contact hole is formed and a storage electrode connected thereto is formed, and then a dielectric film and a plate electrode are formed to form a capacitor.
후속 공정으로, 제4층간절연막을 형성하고 금속배선 콘택마스크를 이용한 사진식각공정으로 제4층간절연막, 제3층간절연막, 제2층간절연막 또는 제1층간절연막을 식각하여 금속배선 콘택홀을 형성한다. In a subsequent process, a fourth interlayer insulating film is formed, and the fourth interlayer insulating film, the third interlayer insulating film, the second interlayer insulating film, or the first interlayer insulating film are etched by a photolithography process using a metal wiring contact mask to form a metal wiring contact hole. .
이때, 금속배선 콘택마스크는 도 4 의 노광마스크와 같은 형태로 형성한 것이다. In this case, the metallization contact mask is formed in the same shape as the exposure mask of FIG. 4.
이상에서 설명한 바와 같이 본 발명에 따른 노광마스크 및 이를 이용한 반도체소자의 형성방법은, As described above, the exposure mask and the method of forming the semiconductor device using the same according to the present invention,
종래에는 패턴 형성이 어려웠던 작은 피치의 콘택홀 ( small pitch contact hole ) 에 대해서도 콘택홀 패턴을 할 수가 있어 반도체 제작시 집적도를 향상시킬수 있으며 피치를 2 배 정도로 늘려주는 효과를 볼 수 있으므로 추가 장비 도입 없이도 더 미세한 패턴을 형성하는 것이 가능하게 하는 효과를 제공한다.Contact holes can be patterned even for small pitch contact holes, which were difficult to form in the past. Thus, the degree of integration can be improved during semiconductor fabrication, and the pitch can be increased by about twice. It provides the effect of making it possible to form finer patterns.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야할 것이다.In addition, a preferred embodiment of the present invention is for the purpose of illustration, those skilled in the art will be able to various modifications, changes, substitutions and additions through the spirit and scope of the appended claims, such modifications and changes are the following claims It should be seen as belonging to a range.
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| KR (1) | KR20080044448A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287300B2 (en) | 2014-05-23 | 2016-03-15 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor devices |
-
2006
- 2006-11-16 KR KR1020060113322A patent/KR20080044448A/en not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9287300B2 (en) | 2014-05-23 | 2016-03-15 | Samsung Electronics Co., Ltd. | Methods for fabricating semiconductor devices |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20061116 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |