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KR20080001414A - Method of manufacturing dual polygate of semiconductor device - Google Patents

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KR20080001414A
KR20080001414A KR1020060059856A KR20060059856A KR20080001414A KR 20080001414 A KR20080001414 A KR 20080001414A KR 1020060059856 A KR1020060059856 A KR 1020060059856A KR 20060059856 A KR20060059856 A KR 20060059856A KR 20080001414 A KR20080001414 A KR 20080001414A
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plasma doping
semiconductor device
manufacturing
film
doping
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이진구
황선환
오재근
노재성
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주식회사 하이닉스반도체
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Abstract

본 발명은 플라즈마도핑시 증착층으로 인한 감광막 스트립의 어려움과, 감광막을 제거하기 위한 과도한 스트립 및 세정공정에서 60％의 도펀트손실이 야기되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하기 위한 것으로, 본 발명은 NMOS영역과 PMOS영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 N형 폴리실리콘막을 형성하는 단계, 상기 N형 폴리실리콘막 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계, 상기 PMOS영역의 N형 폴리실리콘막에 에너지가 서로 다른 두스텝의 플라즈마도핑으로 P형 불순물을 주입하는 단계를 포함하고, 상기한 본 발명은 에너지가 서로 다른 두스텝의 플라즈마도핑을 사용하여 감광막 스트립 및 세정공정에 의한 보론의 손실을 최소화 하고, 활성화 어닐링에 의한 보론 활성 프로파일을 개선으로 폴리게이트와 게이트산화막의 계면에서 도핑농도를 증가시켜 전기적 특성이 열화되는 현상을 개선함으로써 소자의 신뢰성을 확보할 수 있는 효과가 있다.The present invention provides a method for manufacturing a dual polygate of a semiconductor device to prevent the difficulty of the photoresist strip due to the deposition layer during the plasma doping, and the excessive strip and the dopant loss of 60% in the cleaning process to remove the photoresist film. According to an aspect of the present invention, there is provided a method of forming a gate insulating film on a semiconductor substrate in which an NMOS region and a PMOS region are defined. Forming a mask pattern to open the step, Injecting the P-type impurities into the N-type polysilicon film of the PMOS region by two-step plasma doping with different energy, the present invention is different energy Two-step plasma doping minimizes the loss of boron caused by the photoresist strip and cleaning process. There are effects that can anneal to increase the doping concentration at the interface between the poly gate and the gate oxide film, boron active profile to be secured to improve the reliability of the device by improving the phenomenon that the electrical properties deteriorated by.

Description

반도체 소자의 듀얼폴리게이트 제조방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE IN DUAL POLY GATE}TECHNICAL FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE IN DUAL POLY GATE

도 1a는 플라즈마도핑 후의 상태를 나타내는 단면도, 도 1b는 플라즈마도핑의 내확산정도를 나타내는 그래프,1A is a cross-sectional view showing a state after plasma doping, FIG. 1B is a graph showing the diffusion resistance of plasma doping,

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도.2A to 2F are cross-sectional views illustrating a method for manufacturing a dual polygate of a semiconductor device according to a preferred embodiment of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

31 : 반도체 기판 32 : 게이트산화막31 semiconductor substrate 32 gate oxide film

33 : 게이트질화막 34 : 폴리실리콘막33: gate nitride film 34: polysilicon film

35 : 감광막패턴 36 : 증착층35 photosensitive film pattern 36 deposition layer

37 : 텅스텐실리사이드 38 : 게이트하드마스크37: tungsten silicide 38: gate hard mask

본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자의 듀얼폴리게이트 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a method for manufacturing a dual polygate of a semiconductor device.

DRAM의 주변회로지역에서 N+/P+ 듀얼폴리실리콘게이트(Dual PolySilicon Gate)를 형성하게 되면 PMOS영역의 경우는 기존의 N+ 폴리실리콘게이트가 베리드 채널(Buried Channel)이 형성되는 반면에 P+ 폴리실리콘게이트를 형성하게 되면 표면채널(Surface channel)이 형성되게 되므로써, 기존의 N+ 폴리실리콘게이트의 배리드채널에 비하여 숏채널이 감소하게 되고, 동일한 문턱전압에 대하여 Idsat의 개선, 서브문턱전압 개선 및 DIBL이 개선되는 장점이 있다. 또한, 기존의 N+ 폴리실리콘게이트에 비하여 보유시간(Retention time)이 향상될 뿐만 아니라, 저전력 및 고 성능을 가진 DRAM소자를 형성할 수 있다.If N + / P + Dual PolySilicon Gate is formed in the peripheral circuit area of DRAM, in case of PMOS region, existing N + polysilicon gate is formed with buried channel, whereas P + polysilicon gate is formed. Since the surface channel is formed, the short channel is reduced compared to the buried channel of the conventional N + polysilicon gate, and the improvement of the Idsat, the improvement of the sub-threshold voltage, and the DIBL for the same threshold voltage are achieved. There is an advantage to be improved. In addition, the retention time is improved compared to the conventional N + polysilicon gate, and a DRAM device having low power and high performance can be formed.

그리고, 듀얼폴리실리콘게이트를 형성함에 있어서 셀지역이 리세스게이트구조로 형성되면 셀지역에 대하여 인(Phosphorous)을 균일하게 도핑해야 하는 문제점 때문에 컨버티드구조(Converted scheme)를 사용하여 P+ 폴리게이트를 형성한다. 즉, 인이 도핑된 N+ 폴리게이트을 이온주입을 통해 P+ 폴리게이트로 변환하기 위해 적어도 2.0E16 atoms/㎠이상의 보론을 이온주입한다. In the formation of the dual polysilicon gate, when the cell region is formed as a recess gate structure, a P + polygate is formed by using a converted scheme due to the problem of uniformly doping the phosphorous with respect to the cell region. Form. That is, at least 2.0E16 atoms / cm 2 or more of boron is implanted to convert the phosphorus-doped N + polygate into the P + polygate through ion implantation.

그러나, 위와 같은 높은도즈로 도핑시 기존의 빔라인(Beam-Line)을 이용한 이온주입방법은 양산성이 떨어지는 문제점이 있고, 이를 해결하기 위해 플라즈마도핑(Plasma Doping)방식으로 P+ 폴리게이트를 형성하는 방법이 제안되고 있다. However, the ion implantation method using the conventional beam line (Beam-Line) when the doping at a high dose as described above has a problem that the productivity is inferior, and to solve this problem, a method of forming a P + polygate by the plasma doping method (Plasma Doping) Is being proposed.

도 1a는 플라즈마도핑 후의 상태를 나타내는 단면도, 도 1b는 플라즈마도핑의 내확산정도를 나타내는 그래프이다.1A is a cross-sectional view showing a state after plasma doping, and FIG. 1B is a graph showing the diffusion resistance of plasma doping.

도 1a에 도시된 바와 같이, NMOS영역과 PMOS영역이 정의된 반도체 기판(11) 상에 게이트절연막(12), 게이트절연막(12) 상에 N형 폴리실리콘층을 형성하고, NMOS영역의 N형 폴리실리콘층 상에 감광막패턴(14)을 형성한 후, 감광막패턴(14)을 이온주입배리어로 플라즈마도핑을 실시하여 PMOS영역에 P형 폴리실리콘층(13B), NMOS영역에는 N형 폴리실리콘층(13A)을 형성한다.As shown in FIG. 1A, an N-type polysilicon layer is formed on a gate insulating film 12 and a gate insulating film 12 on a semiconductor substrate 11 having an NMOS region and a PMOS region defined therein, and an N-type NMOS region. After forming the photoresist pattern 14 on the polysilicon layer, plasma doping the photoresist pattern 14 with an ion implantation barrier to form a P-type polysilicon layer 13B in the PMOS region and an N-type polysilicon layer in the NMOS region It forms 13A.

위와 같이, 플라즈마화학기상증착법(PECVD;Plasma Enhanced Chemical Vapor Deposition)을 이용한 플라즈마도핑방법을 이용하여 N형 폴리실리콘층을 P형 폴리실리콘층으로 컨버티드시킨다.As described above, the N-type polysilicon layer is converted into a P-type polysilicon layer by using a plasma doping method using plasma enhanced chemical vapor deposition (PECVD).

그러나, 플라즈마화학기상증착법의 경우 도핑과 더불어 증착층(Deposition Layer, 15)이 형성되는데, 이러한 증착층(15)은 후속 감광막패턴(14)의 스트립을 방해하는 역할을 하여 감광막패턴(14)을 제거하기 위해 여러번의 스트립공정 및 세정공정이 필요하게 된다.However, in the case of plasma chemical vapor deposition, a deposition layer 15 is formed along with the doping, and the deposition layer 15 serves to interfere with the strip of the subsequent photoresist pattern 14, thereby forming the photoresist pattern 14. Several stripping and cleaning processes are required to remove.

또한, 플라즈마도핑의 경우 P형 폴리실리콘층(13B)의 표면에 대부분의 도펀트(Dopant)가 도핑되는 프로파일을 갖는다(도 1b 참조). 이러한, 프로파일로 인해 여러번의 감광막패턴(14)의 스트립공정 및 세정공정을 거치는 과정에서 P형 폴리실리콘층(13B)의 표면에 도핑된 60％의 도펀트 손실(Dopant loss)을 야기하는 문제점이 있다. 그리고, P형 폴리실리콘층(13B)의 표면에 대부분의 도펀트가 도핑되는 특성은 후속 열처리를 통한 도펀트 활성화공정에서 P형 폴리실리콘층(13B) 내 확산(Inter Diffusion)이 기존 빔라인을 통한 이온주입보다 적게되어 P형 폴리실리콘층(13B)과 게이트절연막의 계면에서 보론의 농도가 낮고, 이로 인해 전기적 특성이 열화되는 문제점이 있다.In addition, in the case of plasma doping, most of the dopants are doped on the surface of the P-type polysilicon layer 13B (see FIG. 1B). Due to such a profile, there is a problem of causing a 60% dopant loss doped to the surface of the P-type polysilicon layer 13B during the stripping process and the cleaning process of the photoresist pattern 14. . In addition, most of the dopants are doped on the surface of the P-type polysilicon layer 13B. In the dopant activation process through subsequent heat treatment, interdiffusion in the P-type polysilicon layer 13B is ion implanted through the existing beamline. As a result, the concentration of boron is low at the interface between the P-type polysilicon layer 13B and the gate insulating film, which causes deterioration of electrical characteristics.

본 발명은 상기 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 플라즈마도핑시 증착층으로 인한 감광막 스트립의 어려움과, 감광막을 제거하기 위한 과도한 스트립 및 세정공정에서 60％의 도펀트손실이 야기되는 것을 방지하기 위한 반도체 소자의 듀얼폴리게이트 제조방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the problems of the prior art, and prevents the difficulty of the photoresist strip due to the deposition layer during plasma doping and the occurrence of 60% dopant loss in the excessive strip and cleaning process to remove the photoresist. An object of the present invention is to provide a method for manufacturing a dual polygate of a semiconductor device.

상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은 NMOS영역과 PMOS영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계, 상기 게이트절연막상에 N형 폴리실리콘막을 형성하는 단계, 상기 N형 폴리실리콘막 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계, 상기 PMOS영역의 N형 폴리실리콘막에 에너지가 서로 다른 두스텝의 플라즈마도핑으로 P형 불순물을 주입하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention for achieving the above object is to form a gate insulating film on a semiconductor substrate having an NMOS region and a PMOS region defined, forming an N-type polysilicon film on the gate insulating film, the N Forming a mask pattern for opening the PMOS region on the polysilicon film, and implanting P-type impurities into the N-type polysilicon film of the PMOS region by two-step plasma doping with different energy. It features.

또한, 에너지가 서로 다른 두스텝의 플라즈마도핑은 상기 N형 폴리실리콘막 에 제1플라즈마도핑을 실시하는 단계, 상기 제1플라즈마도핑보다 높은 에너지로 제2플라즈마도핑을 실시하는 단계를 포함하는 것을 특징으로 한다.In addition, two-step plasma doping with different energy may include performing a first plasma doping on the N-type polysilicon film and performing a second plasma doping with a higher energy than the first plasma doping. It is done.

또한, 제1플라즈마도핑은 1KV∼7KV의 에너지로 총 도즈량의 20％∼30％의 도즈를 10초∼30초동안 도핑하고, 제2플라즈마도핑은 8KV∼20KV의 에너지로 총 도 즈량의 70％∼80％의 도즈를 40초∼120초동안 도핑하는 것을 특징으로 한다.In addition, the first plasma doping is a dose of 20% to 30% of the total dose amount for 10 seconds to 30 seconds with energy of 1KV-7KV, the second plasma doping is 70 of the total dose amount with an energy of 8KV to 20KV. It is characterized by doping for 40 to 120 second of the dose of% to 80%.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, the most preferred embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 듀얼폴리게이트 제조방법을 설명하기 위한 공정 단면도이다.2A to 2F are cross-sectional views illustrating a method of manufacturing a dual polygate of a semiconductor device according to an exemplary embodiment of the present invention.

도 2a에 도시된 바와 같이, NMOS영역과 PMOS영역이 정의된 반도체 기판(31) 상에 게이트산화막(32)을 형성한다. 이때, 반도체 기판(31)은 소자분리막과 웰(well)을 포함한다. 또한, 게이트산화막(32)은 실리콘산화막(SiO2)이며, 게이트산화막(32)은 듀얼게이트산화막일 수 있다.As shown in FIG. 2A, a gate oxide film 32 is formed on a semiconductor substrate 31 in which an NMOS region and a PMOS region are defined. In this case, the semiconductor substrate 31 includes an isolation layer and a well. In addition, the gate oxide layer 32 may be a silicon oxide layer SiO 2 , and the gate oxide layer 32 may be a dual gate oxide layer.

이어서, 게이트산화막(32)의 표면을 질화시킨다. 이러한 질화를 통해 게이트산화막(32)의 일부 두께가 질화되어 질화산화막(Oxynitride, 33)이 형성된다. 여기서, 질화산화막(33)을 형성하는 이유는 후속 이온주입시 사용되는 불순물인 보론(Boron)이 게이트산화막(32)을 관통하여 하부의 반도체 기판(31)으로 침투(Penetration)되는 것을 방지하기 위해서이다.Next, the surface of the gate oxide film 32 is nitrided. Through this nitriding, a portion of the gate oxide layer 32 is nitrided to form a nitride oxide layer 33. The reason for forming the nitride oxide film 33 is to prevent boron, which is an impurity used in subsequent ion implantation, from penetrating through the gate oxide film 32 and into the lower semiconductor substrate 31. to be.

상기 질화산화막(33)을 형성하기 위한 질화공정은 퍼니스 질화(Furnace nitridation), 플라즈마 질화(Plasma nitridation) 또는 급속열 질화(Rapid Thermal nitridation) 중에서 선택된 어느 하나로 실시한다.The nitriding process for forming the nitride oxide film 33 is performed by one selected from furnace nitridation, plasma nitridation, and rapid thermal nitridation.

먼저, 퍼니스 질화는 질소(N2) 또는 NH3를 사용하여 실시한다. 그리고, 플라즈마 질화는 질소와 아르곤의 혼합가스로 실시하되, 100℃∼700℃의 온도에서 실시한다. 또한, 급속열 질화는 NH3를 사용하여 실시하되, 600℃∼1000℃의 온도에서 실시한다.First, furnace nitriding is carried out using nitrogen (N 2 ) or NH 3 . Plasma nitriding is carried out with a mixed gas of nitrogen and argon, but at a temperature of 100 ° C to 700 ° C. Rapid thermal nitriding is carried out using NH 3 , but at a temperature of 600 ° C. to 1000 ° C.

도 2b에 도시된 바와 같이, 질화산화막(33) 상에 인시튜(In-Situ)로 N형 불순물(비소 또는 인)이 도핑된 폴리실리콘막, 즉 인시튜 N형 도우프드 폴리실리콘막(34)을 500Å∼2500Å의 두께로 형성한다. As shown in FIG. 2B, a polysilicon film doped with N-type impurities (arsenic or phosphorus) in-situ on the nitride oxide film 33, that is, an in-situ N-type doped polysilicon film 34 ) Is formed to a thickness of 500 kPa to 2500 kPa.

이하, 인시튜 N형 도우프드 폴리실리콘막(34)을 'N형 폴리실리콘막(34)'이라고 한다.Hereinafter, the in-situ N-doped polysilicon film 34 is referred to as an 'N-type polysilicon film 34'.

여기서, N형 폴리실리콘막(34)은 셀(Cell)쪽에 리세스 구조에서 형성되는 N형 폴리실리콘막일 수 있다.Here, the N-type polysilicon film 34 may be an N-type polysilicon film formed in a recess structure on a cell side.

이어서, PMOS영역의 N형 폴리실리콘막(34)에 에너지가 서로 다른 두스텝의 플라즈마도핑으로 P형 불순물을 주입하여 N형 폴리실리콘게이트와 P형 폴리실리콘게이트로 이루어진 듀얼 폴리실리콘게이트를 형성한다. 설명의 편의를 위해 두스텝의 플라즈마도핑은 도 2c와 도 2d로 나누어 설명하기로 한다.Subsequently, P-type impurities are implanted into the N-type polysilicon film 34 in the PMOS region by two-step plasma doping with different energy to form a dual poly-silicon gate including an N-type polysilicon gate and a P-type polysilicon gate. . For convenience of explanation, the plasma doping of the two steps will be described by dividing them into FIGS. 2C and 2D.

도 2c에 도시된 바와 같이, NMOS영역의 N형 폴리실리콘막(34) 상에 감광막패턴(35)을 형성한다. 여기서, 감광막패턴(35)은 N형 폴리실리콘막(34) 상에 감광막을 코팅하고 노광 및 현상으로 PMOS영역의 N형 폴리실리콘막(34)이 오픈되도록 패터닝하여 형성한다.As shown in FIG. 2C, a photosensitive film pattern 35 is formed on the N-type polysilicon film 34 in the NMOS region. Here, the photoresist pattern 35 is formed by coating a photoresist on the N-type polysilicon layer 34 and patterning the N-type polysilicon layer 34 of the PMOS region to open by exposure and development.

이어서, 감광막패턴(35)을 이온주입마스크로 상기 PMOS영역의 N형 폴리실리콘막(34)에 낮은 에너지의 제1플라즈마도핑으로 P형 불순물(예컨대, 보론)을 도핑한다. 여기서, 제1플라즈마도핑은 도핑과 동시에 감광막패턴(35) 및 도핑된 폴리실리콘막(34A) 상에 얇은 증착층(36)을 형성하기 위한 것으로, BF3 및 B2H6 가스를 사용하고, 1KV∼7KV의 낮은 에너지,총 도즈량의 20％∼30％ 즉, 1.0E15 atoms/㎠∼2.0E16 atoms/㎠의 도즈로 10초∼30초동안 진행한다.Subsequently, the N-type polysilicon film 34 of the PMOS region is doped with P-type impurities (eg, boron) by low energy first plasma doping using the photoresist pattern 35 as an ion implantation mask. Here, the first plasma doping is to form a thin deposition layer 36 on the photosensitive film pattern 35 and the doped polysilicon film 34A at the same time as doping, using BF 3 and B 2 H 6 gas, A low energy of 1 KV to 7 KV, 20% to 30% of the total dose amount, that is, a dose of 1.0E15 atoms / cm 2 to 2.0E16 atoms / cm 2 is performed for 10 to 30 seconds.

위와 같이, 제1플라즈마도핑으로 인해 PMOS영역의 N형 폴리실리콘막(34)은 컨버티드되어 P형 폴리실리콘막(34A)으로 바뀌고, 감광막패턴(35) 및 P형 폴리실리콘막(34A) 상에 얇은 증착층(36)이 형성된다. 특히, 증착층(36)은 후속 제1플라즈마도핑보다 높은 에너지로 제2플라즈마도핑시 P형 불순물이 게이트산화막(32)으로 침투하는 것을 방지하는 역할을 하기 위한 것으로, 20Å∼100Å의 얇은 두께로 형성된다.As described above, the N-type polysilicon film 34 of the PMOS region is converted to the P-type polysilicon film 34A due to the first plasma doping, and the photoresist pattern 35 and the P-type polysilicon film 34A are on the surface. A thin deposition layer 36 is formed on the substrate. In particular, the deposition layer 36 serves to prevent P-type impurities from penetrating into the gate oxide layer 32 during the second plasma doping with a higher energy than the subsequent first plasma doping, and has a thin thickness of 20 kPa to 100 kPa. Is formed.

또한, 제1플라즈마도핑을 1KV∼7KV의 낮은 에너지로 실시함으로써 대부분의 도펀트들은 P형 폴리실리콘막(34A)의 표면에 분포한다. 도펀트들의 도핑 프로파일 'P1'과 같이 증착층(36) 쪽에 많은 도펀트가 분포하고, P형 폴리실리콘막(34A) 내부로 내려갈수록 도펀트의 분포율이 떨어진다.Further, most of the dopants are distributed on the surface of the P-type polysilicon film 34A by performing the first plasma doping at a low energy of 1 KV to 7 KV. As the doping profile 'P 1 ' of the dopants, many dopants are distributed on the deposition layer 36 side, and the distribution rate of the dopants decreases as the P-type polysilicon film 34A is lowered.

이어서 도 2d에 도시된 바와 같이, 증착층(36)을 상기 게이트산화막으로의 보론침투방지막으로 사용하면서 상기 제1플라즈마도핑보다 높은 에너지로 제2플라즈마도핑을 실시한다. 여기서, 제2플라즈마도핑은 높은 에너지로 도핑을 실시하여 P형 폴리실리콘막(34A) 내의 보론의 도핑프로파일을 개선하기 위한 것으로, 제1플라즈마도핑과 동일하게 BF3 및 B2H6 가스를 사용하고, 8KV∼20KV의 높은 에너지,총 도즈량의 70％∼80％ 즉, 1.0E16 atoms/㎠∼1.0E17 atoms/㎠의 도즈로 40초∼120초동안 진행한다.Next, as shown in FIG. 2D, the second plasma doping is performed with a higher energy than the first plasma doping while using the deposition layer 36 as the boron penetration prevention film to the gate oxide film. Here, the second plasma doping is to improve the doping profile of the boron in the P-type polysilicon film 34A by doping with high energy, and use BF 3 and B 2 H 6 gas in the same manner as the first plasma doping. Then, a high energy of 8 KV to 20 KV, 70% to 80% of the total dose amount, that is, a dose of 1.0E16 atoms / cm 2 to 1.0E17 atoms / cm 2 is performed for 40 seconds to 120 seconds.

위와 같이, 제2플라즈마도핑으로 인해 P형 폴리실리콘막(34B)의 도핑프로파일은 P1 에서 P2 로 바뀐다. 즉, 증착층(36)을 침투방지막으로 사용함으로써 제1플라즈마도핑보다 더 높은 에너지로 도핑이 가능하기 때문에 P형 불순물의 도핑되는 영역을 표면에 집중되는 P1에서 P형 폴리실리콘막(34B) 내부 P2로 바뀐다.As described above, the doping profile of the P-type polysilicon film 34B is changed from P 1 to P 2 due to the second plasma doping. That is, since the doping layer 36 can be doped with higher energy than the first plasma doping by using the deposition layer 36, the P-type polysilicon film 34B at P 1 where the doped regions of the P-type impurities are concentrated on the surface It is changed to internal P 2 .

도 2e에 도시된 바와 같이, 감광막패턴(35)를 제거한다. 여기서, 감광막패턴(35)은 산소플라즈마를 이용한 스트립공정 및 세정공정으로 제거한다. 이때, 감광막패턴(35)의 제거공정에서 증착층(36)으로 인해 감광막패턴(35)의 스트립이 방해된다. As shown in FIG. 2E, the photoresist pattern 35 is removed. Here, the photoresist layer pattern 35 is removed by a strip process and a cleaning process using oxygen plasma. At this time, the strip of the photoresist pattern 35 is disturbed by the deposition layer 36 in the process of removing the photoresist pattern 35.

그러나, 제1플라즈마도핑시 낮은 에너지로 형성된 증착층(36)은 20Å∼100Å의 얇은 두께를 가졌기 때문에 감광막패턴(35)의 스트립에 많은 영향을 끼치지 않는다. 또한, 감광막패턴(35)을 제거하기 위해 여러번의 스트립공정 및 세정공정 실시하여도 제2플라즈마도핑시 P형 폴리실리콘막(34B) 내의 도핑 프로파일이 P2로 바꼈기 때문에 P형 폴리실리콘막(34B)의 일부 손실이 오더라도 도펀트의 손실을 최소화할 수 있다. However, since the deposition layer 36 formed with low energy during the first plasma doping has a thin thickness of 20 kPa to 100 kPa, it does not affect much the strip of the photoresist pattern 35. In addition, since the doping profile in the P-type polysilicon film 34B is changed to P 2 during the second plasma doping, even after performing several strip processes and cleaning processes to remove the photoresist pattern 35, the P-type polysilicon film ( Some loss of 34B) can minimize the loss of dopant.

이어서, N형 및 P형 폴리실리콘막(34, 34B)에 도핑된 불순물들을 활성화시키 기 위해 활성화 어닐링을 실시한다. 상기 할성화 어닐링은 스파이크급속어닐(Spike-Rapid Thermal Annealing:S-RTA) 또는 컨벤셔널급속어닐(Conventional RTA:C-RTA)을 사용하는데, 스파이크급속어닐은 컨벤셔널급속어닐보다 보다 빠른 램프업속도(Ramp up rate)로 더 높은 온도까지 승온시켜서 짧은 시간동안 어닐하는 공정이다.Subsequently, activation annealing is performed to activate the doped impurities in the N-type and P-type polysilicon films 34 and 34B. The activeization annealing uses Spike-Rapid Thermal Annealing (S-RTA) or Conventional RTA (C-RTA), which spikes faster than ramp-up annealing. It is a process of annealing for a short time by raising the temperature to a higher temperature at (Ramp up rate).

스파이크 급속어닐(S-RTA)의 경우는 어닐온도를 950℃∼1200℃, 램프업속도(Ramp up rate)를 100∼300℃/초로 하여 진행하며, 컨벤셔널급속어닐은 어닐온도를 850℃∼1050℃, 램프업속도(Ramp up rate)를 20∼100℃/초로 하여 진행한다.In the case of spike rapid annealing (S-RTA), the annealing temperature is set at 950 ° C to 1200 ° C and the ramp up rate is 100 to 300 ° C / sec. It advances at 1050 degreeC and the ramp up rate as 20-100 degreeC / sec.

이하, 활성화된 N형 폴리실리콘막(34)을 'N형 폴리게이트(34)', P형 폴리실리콘막(34B)을 'P형 폴리게이트(34B)'라고 한다.Hereinafter, the activated N-type polysilicon film 34 is referred to as an 'N-type polygate 34' and the P-type polysilicon film 34B is referred to as a 'P-type polygate 34B'.

위와 같이, 활성화 어닐링을 실시할 때 제2플라즈마도핑으로 인해 보론의 도핑프로파일이 표면(P1) 집중에서 막 내(P2)로 바뀜으로써 보론 활성화 프로파일(Boron Activation Profile)을 개선하여 폴리게이트(34, 34B)와 게이트산화막(32)의 계면에서 보론의 농도를 증가시켜 전기적 특성이 열화되는 현상을 개선할 수 있다.As described above, when the activation annealing is performed, the doping profile of boron is changed from the surface (P 1 ) concentration to the film (P 2 ) due to the second plasma doping, thereby improving the Boron Activation Profile to improve the polygate ( By increasing the concentration of boron at the interface between the 34 and 34B and the gate oxide layer 32, the phenomenon that the electrical characteristics deteriorate can be improved.

도 2f에 도시된 바와 같이, N형 및 P형 폴리게이트(34, 34B) 상에 게이트의 저항을 낮추기 위하여 텅스텐질화막과 텅스텐을 적층(Ｗ/ＷN)하거나, 텅스텐실리사이드(ＷSix)를 형성한다. 이하, 텅스텐실리사이드를 형성한 경우로 가정하며, 텅스텐은 300Å∼1800Å, 텅스텐질화막 20Å∼300Å, 텅스텐실리사이드는 700Å∼2500 Å 두께로 형성한다.As shown in Fig. 2F, a tungsten nitride film and tungsten are stacked (Ｗ / ＷN) or tungsten silicide (ＷSix) is formed on the N-type and P-type polygates 34 and 34B to lower the resistance of the gate. Hereinafter, it is assumed that tungsten silicide is formed, and tungsten is formed to have a thickness of 300 kPa to 1800 kPa, tungsten nitride film 20 kPa to 300 kPa, and tungsten silicide to 700 kPa to 2500 kPa thickness.

이어서, 텅스텐실리사이드 상에 게이트하드마스크를 증착한다. 여기서, 게이트하드마스크는 하드마스크질화막과 하드마스크텅스텐을 각각 1500Å∼4000Å, 100Å∼1500Å 정도 증착한 이중 구조일 수 있다.Subsequently, a gate hard mask is deposited on tungsten silicide. The gate hard mask may be a double structure in which a hard mask nitride film and a hard mask tungsten are deposited at about 1500 ns to 4000 ns and about 100 ns to 1500 ns.

이어서, 패터닝을 실시하여 게이트산화막(32A), 게이트질화막(33A), NMOS영역에는 N형 폴리게이트(34D), PMOS영역에는 P형 폴리게이트(34C), 각 폴리게이트(34C, 34D)텅스텐실리사이드(37), 게이트하드마스크(38)가 순차로 적층된 게이트패턴을 형성한다.Subsequently, patterning was performed to form the gate oxide film 32A, the gate nitride film 33A, the N-type polygate 34D in the NMOS region, the P-type polygate 34C in the PMOS region, and each of the polygates 34C and 34D tungsten silicide. (37), a gate pattern in which the gate hard mask 38 is sequentially stacked is formed.

상기한 본 발명은, 듀얼폴리게이트 형성을 위한 불순물 이온주입 공정시, 에너지가 서로 다른 플라즈마도핑을 실시하여 제1플라즈마도핑에서는 도핑 및 얇은 증착층(36)을 형성하고, 제2플라즈마도핑에서는 P형 불순물의 프로파일을 막 내부로 변화시킴으로써 감광막 스트립 및 세정공정에 의한 보론의 손실을 최소화 하고, 활성화 어닐링에 의한 보론 활성 프로파일을 개선하여 폴리게이트(34C, 34D)와 게이트산화막(32A)의 계면에서 도핑농도를 증가시켜 전기적 특성이 열화되는 현상을 개선할 수 있는 장점이 있다.According to the present invention, in the impurity ion implantation process for forming a dual polygate, plasma doping with different energies is performed to form the doping and thin deposition layer 36 in the first plasma doping and P in the second plasma doping. By changing the profile of the type impurities into the film, the loss of boron due to the photoresist strip and cleaning process is minimized, and the boron activity profile due to activation annealing is improved to improve the boron at the interface between the polygates 34C and 34D and the gate oxide film 32A. Increasing the doping concentration has the advantage of improving the phenomenon that the electrical characteristics deteriorate.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 본 발명은 에너지가 서로 다른 두스텝의 플라즈마도핑을 사용하여 감광막 스트립 및 세정공정에 의한 보론의 손실을 최소화 하고, 활성화 어닐링에 의한 보론 활성 프로파일을 개선으로 폴리게이트와 게이트산화막의 계면에서 도핑농도를 증가시켜 전기적 특성이 열화되는 현상을 개선함으로써 소자의 신뢰성을 확보할 수 있는 효과가 있다.The present invention described above uses two-step plasma doping with different energy to minimize the loss of boron due to the photoresist strip and the cleaning process, and improves the boron activity profile by activation annealing, thereby doping at the interface between the polygate and the gate oxide film. Increasing the concentration improves the phenomenon that the electrical characteristics deteriorate, thereby ensuring the reliability of the device.

Claims (12)

NMOS영역과 PMOS영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;Forming a gate insulating film on a semiconductor substrate in which an NMOS region and a PMOS region are defined; 상기 게이트절연막상에 N형 폴리실리콘막을 형성하는 단계;Forming an N-type polysilicon film on the gate insulating film; 상기 N형 폴리실리콘막 상에 상기 PMOS영역을 오픈시키는 마스크패턴을 형성하는 단계; 및Forming a mask pattern on the N-type polysilicon film to open the PMOS region; And 상기 PMOS영역의 N형 폴리실리콘막에 에너지가 서로 다른 두스텝의 플라즈마도핑으로 P형 불순물을 주입하는 단계Implanting P-type impurities into the N-type polysilicon film in the PMOS region by two-step plasma doping with different energies 를 포함하는 반도체 소자의 듀얼폴리게이트 제조방법.Dual polygate manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 에너지가 서로 다른 두스텝의 플라즈마도핑은,Two steps of plasma doping with different energy, 상기 N형 폴리실리콘막 상에 제1플라즈마도핑을 실시하는 단계; 및Performing first plasma doping on the N-type polysilicon film; And 상기 제1플라즈마도핑보다 높은 에너지로 제2플라즈마도핑을 실시하는 단계Performing a second plasma doping with a higher energy than the first plasma doping 를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.Dual polygate manufacturing method of a semiconductor device comprising a. 제2항에 있어서,The method of claim 2, 상기 제1플라즈마도핑은 1KV∼7KV의 에너지로 총 도즈량의 20％∼30％의 도즈를 10초∼30초동안 도핑하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The first plasma doping is a method of manufacturing a dual polygate of a semiconductor device, characterized in that the doping of 20% to 30% of the total dose amount for 10 seconds to 30 seconds with energy of 1KV ~ 7KV. 제2항에 있어서,The method of claim 2, 상기 제2플라즈마도핑은 8KV∼20KV 총 도즈량의 70％∼80％의 도즈를 40초∼120초동안 도핑하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The second plasma doping is a method for manufacturing a dual poly gate of a semiconductor device, characterized in that doped for 70 seconds to 80% of the total dose of 8KV to 20KV for 40 seconds to 120 seconds. 제1항에 있어서,The method of claim 1, 상기 P형 불순물을 주입하는 단계는,Injecting the P-type impurities, BF3 또는 B2H6 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.A method of manufacturing a dual polygate of a semiconductor device, characterized in that the use of BF 3 or B 2 H 6 gas. 제2항에 있어서,The method of claim 2, 상기 제1,2플라즈마도핑시 형성되는 증착층은 20Å∼100Å의 두께를 갖는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The deposition layer formed during the first and second plasma doping has a thickness of 20 ~ 100 Å a dual polygate manufacturing method of a semiconductor device. 제1항에 있어서,The method of claim 1, 상기 게이트절연막을 형성한 후에,After the gate insulating film is formed, 상기 게이트절연막의 표면을 질화시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.And nitriding a surface of the gate insulating layer. 제7항에 있어서,The method of claim 7, wherein 상기 게이트절연막의 표면을 질화시키는 단계는,Nitriding the surface of the gate insulating film, 퍼니스 질화, 급속어닐링 질화 또는 플라즈마 질화를 이용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.A method for manufacturing a dual polygate of a semiconductor device, characterized by using furnace nitriding, rapid annealing nitriding or plasma nitriding. 제1항에 있어서,The method of claim 1, 상기 P형 불순물을 주입하는 단계 후,After the step of injecting the P-type impurities, 활성화 어닐링을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The method of manufacturing a dual polygate of a semiconductor device, characterized in that it further comprises the step of performing an activation annealing. 제9항에 있어서,The method of claim 9, 상기 활성화 어닐링은,The activation annealing, 스파이크급속어닐 또는 컨벤셔널급속어닐을 사용하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.A method for manufacturing a dual poly gate of a semiconductor device, characterized by using a spike rapid anneal or a conventional rapid anneal. 제10항에 있어서,The method of claim 10, 상기 스파이크급속어닐은 어닐링온도가 950℃∼1200℃이고, 램프업속도를 100∼300℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The spike rapid annealing has an annealing temperature of 950 ° C to 1200 ° C and a ramp-up speed of 100 to 300 ° C / sec. 제10항에 있어서,The method of claim 10, 상기 컨벤셔널급속어닐은, 어닐링온도가 850℃∼1050℃이고, 램프업속도를 20∼100℃/초로 하여 진행하는 것을 특징으로 하는 반도체 소자의 듀얼폴리게이트 제조방법.The conventional rapid rapid annealing has an annealing temperature of 850 ° C to 1050 ° C and a ramp-up rate of 20 to 100 ° C / sec.
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