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KR20070106044A - 모바일 전기통신 시스템용 저속 칩 레이트 선택사양을 위한인식 회로 - Google Patents

모바일 전기통신 시스템용 저속 칩 레이트 선택사양을 위한인식 회로 Download PDF

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KR20070106044A
KR20070106044A KR1020077022978A KR20077022978A KR20070106044A KR 20070106044 A KR20070106044 A KR 20070106044A KR 1020077022978 A KR1020077022978 A KR 1020077022978A KR 20077022978 A KR20077022978 A KR 20077022978A KR 20070106044 A KR20070106044 A KR 20070106044A
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KR
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Withdrawn
Application number
KR1020077022978A
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Inventor
알파슬란 데미르
페티히 엠 오즐루터크
Original Assignee
인터디지탈 테크날러지 코포레이션
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Publication date
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Abstract

사용자 장치(UE)는 3GPP(3rd Generation Partnership Project)가 규격화한 UMTS(Universal Mobile Telecommunication System) TDD(Time Division Duplex) 표준의 저속 칩 레이트 선택사양을 인식하는 회로를 구비한다. 본 발명은 기본 SYNC 코드의 검출(10)과, 사용된 미드앰블의 결정(20) 및 SYNC 코드 변조 시퀀스를 기초로 한 슈퍼 프레임 타이밍의 검출(30)을 구현한다. 이에 의해서 방송 채널(BCH) 메세지의 전체를 판독할 수 있다.

Description

모바일 전기통신 시스템용 저속 칩 레이트 선택사양을 위한 인식 회로{ACQUISITION CIRCUIT FOR LOW CHIP RATE OPTION FOR MOBILE TELECOMMUNICATION SYSTEM}
본 발명은 무선 통신 분야에 관한 것이다. 특히, 본 발명은 사용자 장치와 기지국간의 동기 실행을 UMTS(Universal Mobile Telecommunication System) TDD(Time Division Duplex) 및 TD-SCDMA의 저속 칩 레이트 선택사양(1.28 Mcps)으로 가능하게 하는 것에 관한 것이다.
무선 시스템에서 통신을 성립시키려면, 사용자 장치(UE)는 우선 기지국과 동기하여야 한다. 동기가 성립되면, 실질적인 통신 및/또는 데이터 전송이 행해지고, 그에 따라서 무선 전화 호출이 수행될 수 있다.
예컨대 3GPP (3rd Generation Partnership Project) TS 25.221 v5.2.0, 3GPP TS 25.223 v5.1.0 및 3GPP TS 25.224 v5.2.0 등의 3GPP에서는 비교적 고속의 칩 레이트인 3.84 Mcps 또는, 선택사양에 따라서는, 비교적 저속의 칩 레이트인 1.28 Mcps를 이용하는 통신 시스템을 규정하고 있다. 이 규정된 고레이트의 선택사양에서는, 사용자 장치(UE)가 1 개의 공지된 1차 동기 코드(PSC)를 검색하고 나서, 여 러 개의 상이한 2차 동기 코드군 중에서 1 개의 군을 식별한다. 그러나, 저속 칩 레이트 선택사양에서는 단일 PSC가 없다. 사용자 장치(UE)는 하향 링크 동기 코드(SYNC-DL)를 검색해야 하며, 이 코드는 32 개의 상이한 64 개 엘리먼트 시퀀스 중 하나이다.
도 1은 3GPP가 현재 규정하고 있는 무선 시스템의 1.28 Mcps의 저속 칩 레이트 선택사양에 관한 시간 프레임 구조를 도시하고 있다. 10 ㎳의 프레임은 각각 5 ㎳인 2 개의 하위 프레임으로 분할된다. 각 하위 프레임은 7 개의 타임슬롯과, 상향 동기(SYNC) 신호와 하향 동기(SYNC) 신호를 위한 개별 영역을 포함하고 있다. 각 타임슬롯 0-6은 통신 데이터 기호와 식별 미드앰블 코드를 수신하도록 구성되어 있다. 시간 슬롯 0은 언제나 하향 링크(DL) 슬롯이고, 타임슬롯 1은 언제나 상향 링크(UL) 슬롯이며, 타임슬롯 2-6은 UL용과 DL용 중 어느 한 쪽에 대해서 구성될 수 있다.
타임슬롯 0과 타임슬롯 1의 사이에는 96 개 칩 길이의 하향 링크 파일럿 타임슬롯(DwPTS), 96 개 칩 길이의 보호 간격(GP) 및 160 개 칩 길이의 상향 링크 파일럿 타임슬롯(UpPTS)이 있다. DwPTS 내부에는 32 개 칩 길이의 보호 간격과 64 개 칩 동기 (SYNC-DL) 코드부가 있다. 또한, 2 개의 프레임(4 개의 하위 프레임)을 묶어서 1 개의 20 ㎳ 슈퍼 프레임을 형성한다.
현재의 3GPP 시스템 규격에는 32 개의 SYNC-DL 코드가 있다. 1 개의 SYNC-DL 코드에는 64 개의 엘리먼트가 있다. 각 SYNC-DL 코드는 (길이 128의) 4 개의 기본 미드앰블 코드를 지시하므로, 총 128 개의 기본 미드앰블 코드가 있다. 또한, 각 타임슬롯의 미드앰블 코드(길이 144의)는 기본 미드앰블 코드(길이 128의)로부터 생성된다. 각 기본 미드앰블 코드로부터, 길이 144의 최고 16 개의 타임슬롯 미드앰블 코드가 생성될 수 있다.
SYNC-DL 코드에 관해서는 직교 위상 편이 변조(QPSK) 방식이 사용된다. 각 하위 프레임에서는, DL 타임슬롯 0의 미드앰블 코드가 DwPTS에서 SYNC-DL 코드의 QPSK 위상 기준을 제공한다. 따라서, 타임슬롯 0의 SYNC-DL 코드가 결정되면, 하위 프레임의 DwPTS 안에 있는 SYNC-DL 코드의 QPSK 변조는 확정된다. 슈퍼 프레임의 타이밍(SFT)은 지정된 수의 순차 하위 프레임에 걸쳐서 SYNC-DL 코드의 QPSK 변조의 지정된 시퀀스에 의해서 표시된다.
동기의 목적은, 슈퍼 프레임의 타임슬롯 0에 있는 1차 공통 제어 물리 채널(P-CCPCH)이 운송하는 방송 채널(BCH)의 데이터를 수신 가능하게 하는데 있다. 현재로서는, SYNC-DL 코드 변조의 2 개의 상이한 시퀀스가 한 슈퍼 프레임 안의 네 개의 순차 DwPTS에 대해서 규정되어 있다(3GPP TS 25.223 v5.1.0 Sec. 9.1.1). 제1 시퀀스(S1)는 다음 슈퍼 프레임에 BCH를 운송하는 P-CCPCH가 있음을 나타내고, 제2 시퀀스(S2)는 다음 슈퍼 프레임에 이러한 P-CCPCH가 없음을 나타낸다. 슈퍼 프레임의 SYNC-DL 코드의 변조의 시퀀스 S1을 찾은 경우에, BCH로부터의 데이터는 다음 슈퍼 프레임의 P-CCPCH로부터 판독될 수 있다.
3GPP TS 25.224 v5.2.0의 부록 D에서는 도 2에 도식적으로 설명되어 있는 UE의 동기화 결정에 관한 4 단계 절차를 제시하고 있다. 제1 단계에서, 시스템은 32 개의 코드를 검색하여, 수신되고 있는 SYNC-DL 코드를 결정하고, 또 그 코드의 타 이밍, 즉 수신된 데이터의 스트림에 있어서 SYNC-DL 코드를 운송하는 DwPLTS가 시스템 시간 프레임 구조에 대한 기준으로서 배치되어 있는 곳을 결정하여야 한다. 제2 처리 단계는 SYNC-DL에 의해서 표시되는 4 개의 기본 미드앰블 코드 중 어느 코드가 사용되는 지를 결정한다. 이 단계는 타임슬롯 0의 미드앰블부(P-CCPCH)를 처리함으로써 완료된다. 미드앰블과 스크램블 코드는 1대1 상관 방식으로 일체로 연결되기 때문에, 미드앰블을 알면, 스크램블 코드도 알 수 있다. 이 단계가 실패하면 제1 단계를 반복한다.
제3 단계에서는, 다수의 하위 프레임 상의 SYNC-DL 코드에 있는 QPSK 변조의 위상을 결정하는 처리를 행하고, 이로부터 슈퍼 프레임의 타이밍(SFT)이 결정된다. 제4 단계에서, 사용자 장치(UE)는 완전한 방송 채널(BCH) 정보를 판독한다.
1.28 Mcps 선택사양의 규정의 관점에서 보면, 사용자 장치(UE)에는 불필요한 하드웨어 비용 없이 효율적으로 동기를 수행할 수 있는 수신기가 있을 필요가 있다.
본 발명은 현재 규정되어 있는 3GPP 시스템의 UMTS TDD 표준의 저속 칩 레이트 선택사양을 인식하는 사용자 장치(UE)용 회로를 개시하고 있다. 본 발명은 신뢰할 수 있는 효율성으로 기초 인식 단계를 구현한다. 제1 단계는 베이스 동기 (SYNC-DL) 코드를 검출하는 단계이고, 제2 단계는 사용된 미드앰블을 검출하는 단계이며, 제3 단계는 슈퍼 프레임의 타이밍을 검출하는 단계이다. 이들 단계를 완료하면 BCH 메세지 전체를 판독할 수 있다.
사용자 장치(UE)는 다음과 같은 시간 프레임 포맷을 이용하는 무선 전기통신 시스템의 용도에 맞게 구성된다. 그 시간 프레임 포맷이란, X와 Y가 15보다 큰 정수일 때, 기지국이 Y 시퀀스 엘리먼트의 미리 결정된 수 X의 하향 링크 동기 코드로부터 선택된 동기 코드를 하향 링크 파일럿 타임슬롯으로 전송하는 것이다. 3GPP의 저속 칩 레이트 선택사양에서는, X와 Y는 현재 각각 32와 64로 규정되어 있다. 이들 신호는 미리 결정된 칩 레이트로 전송되고, 사용자 장치(UE)는 통신 신호를 수신하여 그 통신 신호를 적어도 그 칩 레이트와 같은 레이트인 샘플링 레이트로 샘플링한다.
사용자 장치(UE)는 수신된 통신 신호 샘플을 처리하기 위한 동기 회로를 구비하고 있다. 동기 회로는 동기 코드 결정 회로를 구비하고 있고, 이 동기 코드 결정 회로는 샘플을 적어도 그 칩 레이트와 같은 레이트인 입력 레이트로 수신하여 시퀀스 샘플의 세트를 그 샘플 입력 레이트보다 고속의 처리 레이트로 처리한다. 동기 코드 결정 회로는 M 개의 Y 개 엘리먼트 상관기(M ≤X/2임)를 포함하고 있고, 각 상관기는 수신된 통신 신호 샘플을 샘플 입력 레이트로 병렬 수신하기 위한 입력단을 갖고 있다. 상관기는 각 샘플 세트를 X 개의 하향 링크 동기 코드로 된 세트 중 적어도 2 개의 동기 코드와 상관시킨다. 검출 회로는 그 상관기와 동작적으로 연결되어 시퀀스 샘플 세트와 하향 링크 동기 코드의 양(포지티브)의 상관을 검출하고 추적한다. 각 상관기는 각 샘플 세트에 대한 코드 상관을 샘플 입력 레이트의 적어도 2 배로 출력하기 위한 출력단을 갖고 있기 때문에, 전체적으로 상관기는 부가의 통신 신호 샘플을 처리하기 전에 X 개의 동기 코드 모두에 대한 상관 데이터를 검출 회로에 출력한다.
미리 결정된 수의 하향 링크 동기 코드가 32이고, 각각이 64 개의 시퀀스 엘리먼트를 갖는 경우에는, 동기 코드 결정 회로의 상관기는 16 개를 넘지 않는다. 바람직하게는, 현재 규정된 3GPP형 시스템에서는 동기 코드 결정 회로의 상관기가 8 개를 넘지 않는다. 각 상관기는 수신된 통신 신호 샘플을 샘플 입력 레이트로 병렬 수신하고 각 샘플 세트를 하나의 입력 레이트 기간 중에 32 개의 하향 링크 동기 코드로 된 세트 중 적어도 4 개의 동기 코드와 상관시킨다. 양호하게는, 동기 코드 결정 회로의 각 상관기는 N 개의 정합 필터를 포함하고 있고, 각 정합 필터는 수신된 통신 신호 샘플 세트의 64/N 엘리먼트 세그먼트를 하나의 입력 레이트 기간 중에 32 개의 하향 링크 동기 코드로 된 세트 중 적어도 4 개의 동기 코드의 대응하는 64/N 엘리먼트 세그먼트와 상관시킨다. 일 실시예에서는, 동기 코드 결정 회로의 각 상관기는 4-엘리먼트 세그먼트를 상관시키는 8 개의 정합 필터를 포함한다.
사용자 장치(UE)는 미리 정의된 시스템 시간 프레임 구조의 선택된 타임슬롯으로 1차 공통 제어 물리 채널(P-CCPCH)을 통해서 전달되는 지정 채널(BCH)의 데이터를 수신하고, 이것에 의해서 사용자 장치(UE)는 그 BCH 데이터를 전송한 기지국과 양방향 통신을 진행할 수 있게 된다. 전송된 각 하향 링크 동기 코드는 지정된 타임슬롯으로 전송된 미드앰블이 지시하는 변조를 가지며, 연속적인 하향 링크 동기 코드의 지정된 변조 시퀀스는 BCH 데이터의 위치를 식별한다. 따라서, 사용자 장치(UE)도 역시 미드앰블 결정 회로와 위상 변조 시퀀스 검출 회로를 구비하는 것이 바람직하다. 미드앰블 결정 회로는 동기 코드 결정 회로와 동작적으로 연결되어, 검출된 하향 링크 동기 코드의 상대 위치 및 식별자를 기초로 해서 개개의 전송된 미드앰블을 결정한다. 위상 변조 시퀀스 검출 회로는 미드앰블 결정 회로와 동기 코드 결정 회로와 동작적으로 연결되어, 동기 코드 결정 회로가 검출한 하향 링크 동기 코드와 미드앰블 결정 회로가 결정한 미드앰블을 기초로 해서 연속 검출된 하향 링크 동기 코드의 위상 변조의 시퀀스를 결정한다.
바람직하게는, 동기 코드 결정 회로는 잡음 추정 회로와, 동기 코드 결정 회로의 검출 회로와 연결된 자동 주파수 제어 회로(AFC)를 포함한다. 잡음 추정 회로 는 동기 코드 검출의 기초가 되는 잡음 추정값을 검출 회로에 공급한다. 검출 회로는 AFC를 제어하여, 주파수 보정 신호를 생성하고, 이 주파수 보정 신호는 미드앰블 생성 회로에 입력된 수신 통신 샘플과 혼합된다.
저속 칩 레이트 3GPP 지정 시스템에서는, 각 동기 코드는 미리 정의된 미드앰블의 세트를 나타내는데, 상기 미드앰블은 그 전송된 코드의 변조를 표시하기 위해 각 전송된 하향 링크 동기 코드로 전송된다. 따라서, 미드앰블 결정 회로는 버퍼, 적어도 하나의 미드앰블 상관기, 미드앰블 생성기 및 미드앰블 판정 회로를 포함하는 것이 바람직하다. 버퍼는 동기 코드 결정 회로로부터 AFC 보정된 통신 샘플을 수신하는 입력단을 갖는다. 미드앰블 생성기는 동기 코드 결정 회로로부터 결정된 동기 코드를 수신하는 입력단을 가지며, 그 결정된 동기 코드가 가리키는 미드앰블들을 미리 정의된 미드앰블 세트에 기초하여 순차적으로 생성한다. 미드앰블 상관기는 지정된 타임슬롯의 미드앰블 부분에 대응하는 버퍼로부터 신호 샘플의 세트를 수신하는 입력단, 미드앰블 생성기로부터 생성된 미드앰블을 수신하는 입력단 및 상관 데이터를 미드앰블 판정 회로로 출력하는 출력단을 갖는다. 미드앰블 판정 회로는, 지정된 타임슬롯의 미드앰블 부분에 대응하는 버퍼로부터의 신호 샘플 세트와 미드앰블 생성기로부터 생성된 미드앰블 사이의 상관 데이터에 기초하여, 미리 정의된 미드앰블 세트 중에서 상기 결정된 동기 코드가 가리키는 미드앰블들 중 어느 미드앰블이 상기 결정된 동기 코드와 함께 전송되었는 지를 결정한다. 상기 미드앰블 판정 회로는 선택 신호를 미드앰블 생성기에 출력하는 출력단을 가지며, 이어서 상기 미드앰블 생성기는 상기 선택 신호에 기초하여 미드앰블을 상기 위상 변조 시퀀스 검출 회로에 출력하는 출력단을 가진다. 복수 개의 미드앰블 상관기가 존재하고, 동기 코드 결정 회로 내의 상관기는 미드앰블 상관기로서 사용되는 것이 바람직하다.
상기 위상 변조 시퀀스 검출 회로는 버퍼, 위상 상관기 수단 및 위상 시퀀스 결정 회로를 포함하는 것이 바람직하다. 위상 변조 시퀀스 검출 회로의 버퍼는 상기 동기 코드 결정 회로로부터 통신 샘플을 수신하는 입력단을 갖는다. 위상 상관기 수단은 수신된 신호 샘플의 동기 코드 부분에 대응하는 위상 변조 시퀀스 검출 회로의 버퍼로부터 신호 샘플의 세트를 수신하고, 미드앰블 생성기로부터 선택된 미드앰블을 수신하며, 위상 상관 데이터를 위상 시퀀스 판정 회로로 출력한다. 위상 시퀀스 판정 회로는 결정된 동기 코드에 대응하는 연속적인 신호 샘플의 세트의 위상 시퀀스를 식별한다. 위상 시퀀스 판정 회로는 위상 상관기 수단으로부터 위상 상관 데이터를 수신하는 입력단과, 지정된 위상 시퀀스가 검출되는 경우에 BCH 데이터의 위치를 식별하는 신호를 출력하는 출력단을 갖는다. 선택사양으로, 상기 미드앰블 결정 회로 내의 버퍼는 위상 변조 시퀀스 검출 회로의 버퍼로서 사용된다.
본 발명의 다른 목적과 이점은 당해 기술 분야의 숙련자에게 다음의 상세한 설명으로부터 명백해질 것이다.
본 발명에 따르면, 기본 SYNC 코드의 검출(10)과, 사용된 미드앰블의 결정(20) 및 SYNC 코드 변조 시퀀스를 기초로 한 슈퍼 프레임 타이밍의 검출(30)을 구현함으로써, 이에 의해서 방송 채널(BCH) 메세지의 전체를 판독할 수 있다.
도 3을 참조하면, 1.28 Mcps 칩 레이트를 이용하는 현재의 3GPP 규격에 의한 무선 전기통신 시스템과 연동하여 이용하기 위한 사용자 장치(UE)용 수신기의 일부를 나타내는 블록도가 도시되어 있다. 사용자 장치(UE)는 안테나(도시하지 않음)를 거치는 무선 신호와, 적어도 1.28 Mcps의 칩 레이트를 이용하여 그 무선 신호의 샘플을 수신한다. 바람직하게는, 샘플링은 칩 레이트의 두 배 또는 칩 레이트의 수 배로 행해진다. 샘플링 레이트가 칩 레이트보다 높으면 성능이 개선되지만, 샘플링 레이트가 너무 높으면 충분한 처리 레이트를 유지하기 위해서 추가의 처리 장치의 지출을 필요로 하게 된다. 샘플링이 칩 레이트의 두 배로 행해지는 경우에는 당해 기술 분야에 알려진 바와 같이 다양한 처리 선택사양이 이용 가능하다. 예컨대, 다른 샘플들은 두 개의 상이한 데이터 스트림으로서 따로따로 처리되거나, 이와 달리, 종래의 방법에 따라 선택적으로 조합될 수도 있다.
도 3에 도시하고 있는 동기 처리 회로는, 3GPP 규격의 1.28 Mcps 선택사양 프레임 포맷에 따라서 기지국이 전송하는 통신 신호의 타이밍에 관한 정보를 생성하여, 사용자 장치(UE)가 그 기지국과 통신하게 할 수 있도록 설계되어 있다. SYNC-DL 코드의 적절한 변조 수열, 예컨대 전술한 시퀀스 S1이 검출되면, 사용자 장치(UE)는 기지국이 방송 채널(BCH)로 전송한 데이터를 판독할 수 있다. 이 데이터는 어떤 슈퍼 프레임의 타임슬롯 0의 P-CCPCH를 통해서 전달되며, 이에 의해서, 사용자 장치(UE)는 BCH 데이터를 전송한 기지국과 양방향 통신을 진행할 수 있게 된다. 동기 처리 회로는 세 개의 주요 구성 요소, 즉 SYNC-DL 결정 회로(10), 미드 앰블 결정 회로(20) 및 위상 변조 시퀀스 검출 회로(30)를 구비하고 있다.
SYNC-DL 결정 회로(10)는 상관 데이터를 검출 회로(13)에 출력하는 복수 개의 M 개 병렬 정합 필터/상관기(121-12M)를 포함하고 있다. 각 상관기(121-12M)에는 수신된 통신 신호 샘플이 입력된다. 각 상관기(121-12M)는 동기 코드 생성기(11)로부터의 입력도 구비하고 있고, 이에 의해서, 각 상관기(121-12M)는 32 개의 상이한 SYNC-DL 코드 중 하나에 대해서 처리되고 있는 샘플 세트를 상관시킬 수 있게 된다.
현재 규정되어 있는 1.28 Mcps 선택사양에서는, 각 SYNC-DL 코드는 64 개의 엘리먼트를 구비하고 있고, 이에 의해서, 상관기(121-12M)가 1 회에 64 개의 수신 신호 샘플을 처리하도록 구성될 수 있다. 도 4에 도시하는 바와 같이, 상관기(121-12M)의 각 상관기는 N 개의 정합 필터로 된 1 개의 뱅크[각 정합 필터는 해당하는 자승화 장치 또는 유사 장치와 연결됨]와 합산기로서 구성되는 것이 바람직하다. 각 정합 필터는 64 개의 수신 신호 샘플로 된 세트의 길이가 64/N인 상이한 엘리먼트를 처리한다. SYNC-DL 코드의 대응하는 엘리먼트는 각 정합 필터의 코드 입력부에 전달된다. 각 정합 필터는 출력부를 구비하고 있고, 이 출력부는 신호를 개개의 자승화 장치 또는 유사 장치에 출력하고, 이 장치는 전체적으로 신호를 합산기에 출력하고, 합산기는 그 엘리먼트 출력 전체를 합산하여 상관기의 출력을 제공한다.
상관기(121-12M)는 신호 샘플을 제1 입력 레이트로 수신하지만, 후속 신호 샘플을 처리하기 전에 각 상관기가 적어도 두 개의 상이한 SYNC-DL 코드에 대한 상관 데이터를 출력할 수 있도록 보다 고속으로 동작한다. 예컨대, 도 4를 참조하면, 소정의 샘플 입력 레이트 ir에 대해서, 예컨대 종래의 64 엘리먼트 SYNC-DL 코드의 SYNC-DL 코드 생성기(11)로부터의 코드 입력 레이트에는 N=16인 경우에 N 개의 정합 필터의 각 정합 필터에 대해서 ir 기간당 적어도 8 개의 코드 엘리먼트가 있다. N 개의 정합 필터의 각 정합 필터가 SYNC-DL 코드의 4개 엘리먼트의 각각의 대응하는 세트를 수신한 후, 상관 데이터는 자승화되고 전체 합산되어 출력되며, 이것에 의해서, 16 개의 정합 필터에 의해서 처리되는 첫 번째 4 개의 엘리먼트 세트는 제1의 64 엘리먼트 SYNC-DL 코드에 대한 상관(correlation)을 출력하고, 16 개의 정합 필터에 의해서 처리되는 두 번째 4 개의 엘리먼트 세트는 제2의 64 엘리먼트 SYNC-DL 코드에 대한 상관을 출력한다. 각 상관기(121-12M)는 샘플 입력 레이트 기간당 적어도 두 개의 SYNC-DL 코드를 처리하기 때문에, 상당한 처리 지연을 일으키는 일 없이 요구되는 상관기의 수 M은 가능한 코드 수의 반을 넘지 않는다.
바람직한 구성에서는, 각 상관기(121-12M)는 8 개(M=8)의 상관기, 즉 가능한 코드의 수 32를 레이트 계수 4로 나눈 수의 상관기를 사용하도록 샘플 입력 레이트 기간당 네 개의 SYNC-DL 코드를 처리하는 레이트로 동작하는 것이 바람직하다. 바람직한 실시예에서는, 각 상관기는 길이 4, 즉 엘리먼트수(4)로 나눈 코드 길이(64)의 16 개(N=16)의 정합 필터로 구성된다. 엘리먼트 처리의 관점에서 보면, 처리되는 신호 샘플의 각 엘리먼트에 대해서, 각 정합 필터는 SYNC-DL 코드의 16 개의 엘리먼트, 즉 4 개 세트의 4 개 엘리먼트를 처리한다.
검출 회로(13)는 상관기(121-12M)로부터의 출력을 수신하고, 선택된 수의 프레임에 걸쳐서 양의 상관을 추적한다. 잡음 추정 회로(15)도 설치되어 있으며, 이 잡음 추정 회로(15)도 역시 통신 신호 샘플을 수신하고 잡음 추정값을 출력한다. 검출 회로(13)는 잡음 추정 회로(15)로부터의 잡음 추정값을 이용하여 상관기(121-12M) 중 1 개의 상관기로부터의 출력이 양수인지의 여부를 결정한다. 바람직하게는, 양의 상관은 SYNC-DL 코드 상관에 대한 상관기의 출력이 그 잡음 추정값과 선택된 잡음 계수의 곱을 초과할 때 검출된다.
동일한 SYNC-DL 코드가 복수 개의, 바람직하게는 8 개의 하위 프레임에 걸쳐서 동일한 상대 위치에서 양의 상관을 생성한다면, 검출 회로는 수신하고 있는 지정된 SYNC-DL 코드와 통신 신호 내부의 DwPTS의 상대 위치를 식별하였음을 결정하고, 이어서 각 하위 프레임의 타임슬롯 0의 위치와 관련 미드앰블을 공급한다.
바람직하게는, 자동 주파수 제어(AFC) 회로(16)가 설치되고, 이 AFC 회로(16)는 검출 회로(13)에 의해서 제어되어, 미드앰블 결정 회로(20)의 버퍼(21)에 공급되는 입력 신호의 주파수를 조정한다. AFC 회로(16)의 출력은 혼합기(17)에 입력되는 신호 샘플과 혼합되어, 주파수 조정된 샘플 입력을 미드앰블 결정 회로(20)에 공급한다. AFC, 즉 캐리어 복구는 SYNC-DL 코드 결정과 관련하여 완료되고, 그에 의해서, 후속 단계는 연접(코히런트) 처리를 수행할 수 있다. SYNC-DL 코드의 양의 검출시마다, 검출 회로(13)는 제어 신호를 AFC 회로(16)에 전송한다. AFC 처 리와 완료는 검출 회로(13)에 의한 SYNC-DL의 결정이 완료될 때 행해진다. 다른 예로서, 혼합기(17)를 SYNC-DL 결정 회로(10)의 입력부에 배치하여, 그의 결정 기능을 유지하면서 SYNC-DL 결정 회로(10)가 수신하고 있는 입력 신호에 대해서 AFC의 보정을 행하게 해도 된다. 혼합기(17)의 이 다른 위치도 역시 위상 변조 시퀀스 검출 회로(30)에 대한 입력보다는 앞에 있다.
SYNC-DL 결정 회로(10)가 32 개의 SYNC-DL 코드 중 어느 코드가 기지국으로부터 수신되고 있는 지를 결정했다면, 미드앰블 선택 회로는 수신된 SYNC-DL 코드를 전송한 기지국이 전송한 P-CCPCH에서 이용되고 있는 기본 미드앰블이 네 개의 기본 미드앰블 중 어느 기본 미드앰블인 지를 결정하도록 동작할 수 있다. 현재 규정되어 있는 3GPP 시스템에서는, P-CCPCH는 하위 프레임 타임슬롯 0의 최초 두 개의 코드 채널에 사상(寫像)되는 두 개의 채널 P-CCPCH1과 P-CCPCH2로 구성되어 있다.
미드앰블 선택 회로(20)는 미드앰블 생성기(23)를 포함하고 있고, 이 미드앰블 생성기(23)는 SYNC-DL 결정 회로(10)의 검출 회로(13)로부터 SYNC-DL 코드 식별과 상대 타이밍 정보를 수신한다. 이어서, 미드앰블 생성기(23)는 이미 검출 회로(13)가 식별한 SYNC-DL 코드와 관련된 네 개의 128 비트 미드앰블의 각각으로부터 144 비트 미드앰블을 생성한다. DwPTS의 상대 위치를 결정했으면, 시퀀스 타임슬롯 0 미드앰블의 위치에 대응하는 샘플은 버퍼(21)로부터, P-CCPCH1을 나타내는 제1 코드 코드 채널에 대한 정합 필터/상관기(24a)에, 그리고 제2 코드 채널 P-CCPCH2를 나타내는 정합 필터/상관기(24b)에 입력된다. 이들 입력은 식별된 SYNC- DL 코드에 대응하는 네 개의 기본 미드앰블의 각각으로부터 유도된 미드앰블 생성기(23)로부터의 입력과 상관된다. 판정 회로(26)는 정합 필터/상관기(24a 및 24b)로부터 미드앰블의 각 반복 비교의 상관을 수신하여, 네 개의 미드앰블 중 어느 미드앰블을 기지국이 전송하였는 지를 식별한다. 바람직하게는, 이 결정은 잡음 추정 회로(15)로부터 수신된 잡음 추정값과 제2 선택 상관 계수의 곱과 비교하여 행해진다.
미드앰블 결정 회로(20)가 미드앰블을 결정하고 있을 때에는 SYNC-DL 결정 회로(10)는 정합 필터/상관기(121-12M)를 사용할 필요가 없다. 따라서, 미드앰블 검출 회로(20)는 정합 필터/상관기(121-12M)를 정합 필터/상관기(24a 및 24b)로서 사용하도록 구성될 수 있다. 하드웨어의 재사용은 효율적인 구성을 제공한다.
또한, 두 개의 정합 필터/상관기(24a 및 24b)를 사용하면 P-CCPCH상에서 이용될 수 있는 공간 시간 전송 다이버시티를 수용할 수 있다. 이 경우, 정상 동작시 1개의 미드앰블의 전력의 1/2로 두 개의 미드앰블을 이용한다. 양자의 미드앰블이 검출되고, 이어서 판정 장치는 그 두 개의 미드앰블을 연접하지 않게 결합한다.
양의 미드앰블 결정이 행해지면, 판정 회로(26)는 미드앰블 선택 신호를 미드앰블 생성기(23)에 출력하고, 이어서 미드앰블 생성기(23)는 식별된 미드앰블을 위상 변조 시퀀스 검출 회로(30)에 출력한다.
위상 변조 시퀀스 검출 회로(30)는 신호 샘플을 수신하는 버퍼(31), 변조 상관기(32) 및 판정 회로(34)를 포함하고 있다. 미드앰블 결정 회로의 버퍼(21)는 버 퍼(31)에 대해서 재사용될 수 있고, 이 경우, 위상 변조 시퀀스 검출 회로는 전술한 바와 같은 혼합기(17)의 재배치 없이 AFC를 이용한다.
위상 변조 시퀀스 검출 회로(30)는 식별된 SYNC-DL 코드와 DwPTS 위치 정보를 SYNC-DL 결정 회로(10)의 검출 회로(13)로부터, 그리고 미드앰블 데이터를 미드앰블 검출 회로(20)로부터 수신한다. 변조 상관기(32)는 수신된 통신 샘플이 기억된 버퍼(31)로부터 입력을 수신받고, 데이터를 판정 회로(34)에 출력한다. 변조 상관기(32)는 DwPTS의 SYNC-DL 코드의 QPSK 변조를 일련의 하위 프레임에 대해서 식별된 미드앰블과 상관시킨다. 이 정보는 판정 회로(34)에 출력된다. 개개의 상관기는 각각 SYNC-DL 코드와 미드앰블 코드의 위상을 검출하도록 제공된다. 이와 달리, 1 개의 상관기를 공유하여 SYNC-DL 코드와 미드앰블 코드 모두의 위상을 검출해도 된다.
판정 회로(34)는 결정된 미드앰블과 네 개 이상의 연속 SYNC-DL 코드간의 위상 영향을 계산한다. 판정 회로(34)는 선택된 수열, 예컨대 전술한 S1 시퀀스를 검출하였는 지의 여부를 결정한다. 선택된 변조 시퀀스가 검출되면, 판정 회로(34)는 BCH 데이터가 타임슬롯 0의 P-CCPCH를 통해서 전달되는 슈퍼 프레임의 개시를 식별하도록 슈퍼 프레임 타이밍(SFT)을 출력한다. 이것은 DwPTS의 변조의 S1 수열에 뒤이은 다음의 슈퍼 프레임으로서 3GPP에 현재 규정되어 있다.
도 1은 3GPP 시스템의 1.28 Mcps 선택사양에 관한 프레임 구조를 도시하는 버스트의 도면.
도 2는 3GPP 시스템의 1.28 Mcps 선택사양의 개념에서 사용자 장치(UE)가 동기 통신을 달성하는 과정을 도시하는 흐름도.
도 3은 본 발명의 교시에 따라서 구성된 사용자 장치(UE) 수신기의 구성 요소를 도시하는 블록도.
도 4는 도 3의 UE 수신기의 정합 필터/상관기 구성 요소의 확장 블록도.
<도면의 주요부분에 대한 부호의 설명>
10: SYNC-DL 결정 회로
121-12M: M 개 병렬 정합 필터/상관기
20: 미드앰블 결정 회로
30: 위상 변조 시퀀스 검출 회로

Claims (7)

  1. 기지국이 하향 링크 동기 코드 세트 - 각 코드는 동일한 개수의 엘리먼트를 가짐 - 로부터 선택되는 동기 코드를 송신 칩 레이트로 송신하는 시간 프레임 포맷을 이용하는 무선 통신 시스템에서, 수신된 통신 신호들을 처리하는 방법에 있어서,
    하향 링크 통신 신호들을 수신하기 위해 안테나를 채용하는 단계와;
    통신 신호 샘플들을 생성하기 위해 적어도 상기 송신 칩 레이트만큼 빠른 샘플링 레이트로 상기 수신된 하향 링크 통신 신호들을 샘플링하는 단계와;
    각 하향 링크 동기 코드가 엘리먼트들을 가지고 있는 것과 동일한 개수의 샘플들을 가지는 샘플 세트들을 상관시키도록 구성되는 복수의 상관기를 구비하는 동기 코드 결정 회로에서 상기 통신 신호 샘플들을, 적어도 상기 송신 칩 레이트만큼 빠른 입력 레이트로 수신하는 단계와;
    상기 샘플 입력 레이트보다 빠른 처리 레이트로 순차 샘플 세트들을 처리하는 단계를 포함하고,
    상기 처리 단계는,
    상기 상관기들에 의해 통신 신호 샘플들을 상기 샘플 입력 레이트로 병렬 수신하며, 각 샘플 세트를 하향 링크 동기 코드 세트 중 적어도 2 개의 동기 코드와 상관시키는 단계와,
    상기 상관기들에서의 하향 링크 동기 코드와 순차 샘플 세트들과의 양의 상 관을 검출 및 추적하는 단계와,
    총괄적으로 상기 상관기들이, 부가의 통신 신호 샘플들을 처리하기 이전에 상기 하향 링크 동기 코드 세트의 모든 동기 코드들에 대한 상관 데이터를 출력하도록, 상기 샘플 입력 레이트의 두 배 만큼(no less than)의 레이트로 각 샘플 세트에 대한 코드 상관들을 상기 각 상관기로부터 출력하는 단계
    를 포함하는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  2. 제1항에 있어서, 기지국들은 하향 링크 파일럿 타임슬롯에서 상기 동기 코드들을 송신하고, 상기 하향 링크 동기 코드 세트에는 32개이 동기 코드들이 있으며, 각 동기화 코드는 64개의 순차 엘리먼트들을 구비하며, 상기 세트 상관에서는 16개의 상관기들이 이용되는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  3. 제2항에 있어서, 상기 세트 상관에서는 8개의 상관기들만(no more than)이 이용되고, 각 상관기는 상기 수신된 통신 신호 샘플을 상기 샘플 입력 레이트로 병렬 수신하고 각 샘플 세트를 하나의 입력 레이트 기간 동안 32개의 하향 링크 동기 코드 세트 중 적어도 4개의 동기 코드들과 상관시키는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  4. 제3항에 있어서, 각 상관기는 N개의 정합 필터를 포함하고 있고, 각 정합 필터는 수신된 통신 신호 샘플 세트들의 64/N 엘리먼트 세그먼트들을 하나의 입력 레 이트 기간 동안 32개의 하향 링크 동기 코드 세트 중 적어도 4개의 동기 코드들의 대응하는 64/N 엘리먼트 세그먼트들과 상관시키는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  5. 제4항에 있어서, 각 상관기는 16 개의 정합 필터를 포함하고, 각 정합 필터는 4개의 엘리먼트 세그먼트들을 상관시키는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  6. 제1항 내지 제5항 중 어느 하나의 항에 있어서, 상기 무선 전기통신 시스템에서의 통신 신호 처리 방법은,
    미리 정의된 시스템 시간 프레임 구조의 선택된 타임슬롯에서 1차 공통 제어 물리 채널(P-CCPCH) 상에서 전달되는 지정 채널(BCH)의 데이터를 수신하고, 이것에 의해서 상기 BCH 데이터를 송신한 기지국과 양방향 통신을 할 수 있도록 하는 단계 - 여기서, 각 송신되는 하향 링크 동기 코드는 지정된 타임슬롯에서 송신되는 미드앰블이 지시하는 변조를 구비하며, 연속적인 하향 링크 동기 코드들의 지정된 변조 시퀀스는 상기 BCH 데이터의 위치를 식별함 - 와;
    검출된 하향 링크 동기 코드의 상대 위치 및 식별자에 기초하여 각각의 송신된 미드앰블을 결정하는 단계와,
    검출된 하향 링크 동기 코드 및 결정된 미드앰블에 기초하여, 연속 검출된 하향 링크 동기 코드들의 위상 변조의 시퀀스들을 결정하는 단계
    를 더 포함하는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
  7. 제7항에 있어서,
    잡음 추정 회로를 이용하여 동기 코드 검출의 기초가 되는 잡음 추정값을 발생시키는 단계와,
    자동 주파수 제어 회로(AFC)를 이용하여, 상기 상관시키는 단계 이전에, 수신된 통신 샘플과 혼합되는 주파수 보정 신호를 생성하는 단계
    를 더 포함하는 것인 무선 전기통신 시스템에서의 통신 신호 처리 방법.
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