[go: up one dir, main page]

KR20070073235A - High voltage device and manufacturing method thereof - Google Patents

High voltage device and manufacturing method thereof Download PDF

Info

Publication number
KR20070073235A
KR20070073235A KR1020060000907A KR20060000907A KR20070073235A KR 20070073235 A KR20070073235 A KR 20070073235A KR 1020060000907 A KR1020060000907 A KR 1020060000907A KR 20060000907 A KR20060000907 A KR 20060000907A KR 20070073235 A KR20070073235 A KR 20070073235A
Authority
KR
South Korea
Prior art keywords
trench
isolation layer
gate
forming
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020060000907A
Other languages
Korean (ko)
Inventor
최세경
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060000907A priority Critical patent/KR20070073235A/en
Publication of KR20070073235A publication Critical patent/KR20070073235A/en
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/152—Source regions of DMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 고전압 소자 및 그의 제조방법에 관한 것으로, 게이트와 콘택 사이의 접합영역에 트렌치 분리막을 형성하여 게이트와 콘택간 실효 스페이스가 레이아웃상의 스페이스보다 크게 되도록 함으로써 브레이크다운 전압이 감소되는 문제없이 집적도를 향상시키기 위한 기술이다.The present invention relates to a high voltage device and a method of manufacturing the same, and by forming a trench isolation layer in the junction region between the gate and the contact so that the effective space between the gate and the contact is larger than the space on the layout, the integration degree is reduced without the problem of reducing the breakdown voltage. Technology to improve.

Description

고전압 소자 및 그의 제조방법{High voltage device and method for fabricating the same}High voltage device and method for manufacturing the same {High voltage device and method for fabricating the same}

도 1은 게이트-콘택간 스페이스에 따른 브레이크다운 전압 변화를 나타낸 그래프1 is a graph illustrating breakdown voltage variation according to a space between gate and contacts;

도 2는 본 발명의 실시예에 따른 고전압 소자의 단면도2 is a cross-sectional view of a high voltage device according to an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도3A to 3C are cross-sectional views of a manufacturing process of a high voltage device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

20 : 반도체 기판 21, 22 : 제 1, 제 2 트렌치20: semiconductor substrate 21, 22: first and second trenches

23 : 트렌치 분리막 24 : 소자분리막23: trench separator 24: device separator

25 : 게이트 26 : 접합영역25 gate 26 junction area

27 : 층간절연막 28 : 콘택27 interlayer insulating film 28 contact

본 발명은 고전압 소자 및 그의 제조방법에 관한 것으로, 특히 브레이크다운 전압(Breakdown Voltage)이 감소되는 문제없이 집적도를 향상시키기 위한 고전압 소자 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high voltage device and a method for manufacturing the same, and more particularly, to a high voltage device and a method for manufacturing the same for improving the degree of integration without the problem of a breakdown voltage being reduced.

고전압 소자의 브레이크다운 전압을 증가시키기 위해서는 게이트(gate)와 콘택(contact)간 스페이스(space)를 증가시켜야 한다. 그러나, 게이트-콘택간 스페이스가 증가되면 칩 사이즈가 커져 집적도를 향상시키기 어려운 문제점이 있다.In order to increase the breakdown voltage of the high voltage device, the space between the gate and the contact must be increased. However, when the space between the gate and the contact increases, there is a problem that it is difficult to improve the integration due to the increase in chip size.

도 1은 W/L(Width/Length)이 10/1.2인 고전압 소자에서 게이트-콘택간 스페이스 변화에 따른 브레이크다운 전압 변화를 나타낸 그래프이다.FIG. 1 is a graph illustrating a breakdown voltage change according to a space change between a gate and a contact in a high voltage device having a W / L (Width / Length) of 10 / 1.2.

도 1에 따르면, 브레이크다운 전압을 감소시키지 않는 최소 게이트와 콘택간 스페이스는 0.7㎛이고, 그 이하가 되면 브레이크다운 전압이 감소되게 된다.According to FIG. 1, the minimum gate-to-contact space that does not reduce the breakdown voltage is 0.7 μm, and below that, the breakdown voltage is reduced.

따라서, 게이트와 콘택간 스페이스는 0.7㎛이상 유지되어야 하며, 이는 소자 집적화에 한계로 작용한다.Therefore, the space between the gate and the contact should be maintained at 0.7 mu m or more, which limits the device integration.

본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 브레이크다운 전압이 낮아지는 문제없이 게이트와 콘택간 스페이스를 줄이어 소자의 집적도를 향상시킬 수 있는 고전압 소자 및 그의 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above-mentioned problems of the prior art, and provides a high voltage device and a method of manufacturing the same, which can improve the device integration by reducing the space between the gate and the contact without the problem of lowering the breakdown voltage. Its purpose is to.

본 발명에 따른 고전압 소자는 소자분리막에 의해 정해지는 활성영역을 갖는 반도체 기판과, 상기 소자분리막과 일정 영역을 사이에 두고 분리된 반도체 기판상에 형성되는 게이트와, 상기 일정 영역의 반도체 기판내에 형성되는 접합영역과, 상기 접합 영역위에 형성되어 상기 접합영역과 전기적으로 연결되며 상기 게이트와 소정의 거리를 갖는 콘택과, 상기 게이트와 콘택 사이의 접합 영역 내에 형성되는 트렌치 분리막을 포함한다.A high voltage device according to the present invention includes a semiconductor substrate having an active region defined by an isolation layer, a gate formed on a semiconductor substrate separated from the isolation layer by a predetermined region, and formed in the semiconductor substrate of the predetermined region. A junction region formed on the junction region, a contact electrically connected to the junction region, the contact having a predetermined distance from the gate, and a trench isolation layer formed in the junction region between the gate and the contact.

상기한 구조를 갖는 고전압 소자의 제조방법은 반도체 기판에 제 1 트렌치와 상기 제 1 트렌치보다 깊은 제 2 트렌치를 형성하는 단계와, 상기 제 1 트렌치 및 상기 제 2 트렌치에 절연막을 매립하여 상기 제 1 트렌치내에 트렌치 분리막을 형성하고 상기 제 2 트렌치내에 소자분리막을 형성하는 단계와, 상기 소자분리막과 상기 트렌치 분리막을 사이에 두고 분리된 반도체 기판상에 게이트를 형성하는 단계와, 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막에 소자분리막과 트렌치 분리막 사이의 반도체 기판을 노출하는 콘택홀을 형성하고 상기 콘택홀에 도전막을 매립하여 콘택을 형성하는 단계를 포함한다.A method of manufacturing a high voltage device having the above structure includes forming a first trench and a second trench deeper than the first trench in a semiconductor substrate, and filling an insulating layer in the first trench and the second trench to form the first trench. Forming a trench isolation layer in the trench and forming a device isolation layer in the second trench, forming a gate on the semiconductor substrate separated by the device isolation layer and the trench isolation layer, and forming an interlayer dielectric layer on the entire surface And forming a contact hole in the interlayer insulating layer to expose a semiconductor substrate between the device isolation layer and the trench isolation layer, and forming a contact by filling a conductive layer in the contact hole.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다. Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 2는 본 발명의 실시예에 따른 고전압 소자의 단면도이다.2 is a cross-sectional view of a high voltage device according to an embodiment of the present invention.

도 2를 보면, 소자분리막(24)에 의해 정해지는 활성영역의 반도체 기판(20)상에 게이트(25)가 형성되어 있고, 상기 게이트(25) 하부의 반도체 기판(20)과 상기 소자분리막(24) 사이에는 접합영역(26)이 형성되어 있고, 상기 접합영역(26) 위에는 접합영역(26)에 전기적으로 연결되는 콘택(28)이 상기 게이트(25)와 일정 스페이스(W1)를 갖고 형성되어 있으며, 상기 게이트(25)와 콘택(28)사이의 접합영역(26)에는 트렌치 분리막(23)이 형성되어 있다.Referring to FIG. 2, a gate 25 is formed on a semiconductor substrate 20 in an active region defined by an element isolation layer 24, and the semiconductor substrate 20 and the element isolation layer under the gate 25 are formed. A junction region 26 is formed between the electrodes 24, and a contact 28 electrically connected to the junction region 26 is formed on the junction region 26 with the gate 25 and a predetermined space W1. The trench isolation layer 23 is formed in the junction region 26 between the gate 25 and the contact 28.

상기 게이트(25)와 접합영역(26)을 포함한 반도체 기판(20)상에는 층간절연막(27)이 형성되어 있고, 상기 콘택(28)은 상기 층간절연막(27)을 관통하여 상기 접합영역(26)과 전기적 콘택을 이룬다.An interlayer dielectric layer 27 is formed on the semiconductor substrate 20 including the gate 25 and the junction region 26, and the contact 28 penetrates the interlayer dielectric layer 27 to form the junction region 26. Make electrical contact with

상기 트렌치 분리막(23)은 상기 접합영역(26) 내부에만 형성되는 것으로, 접합영역(26)보다 얕은 깊이를 갖는다. 소자분리막(24)에 의한 소자분리를 위해서 상기 접합영역(26)이 소자분리막(24)보다 얕은 깊이를 가지므로 상기 트렌치 분리막(23) 역시 소자분리막(24)보다 얕은 깊이를 갖는다. The trench isolation layer 23 is formed only in the junction region 26 and has a depth smaller than that of the junction region 26. For isolation of the device by the device isolation layer 24, the junction region 26 has a depth smaller than that of the device isolation layer 24, so that the trench isolation layer 23 also has a depth smaller than that of the device isolation layer 24.

통상적으로 셀 영역의 소자분리막이 고전압 소자가 형성되는 주변회로 영역의 소자분리막보다 얕은 깊이로 형성해야 하는데, 상기 트렌치 분리막(23)은 셀 영역의 소자분리막과 동일한 깊이로 형성하는 것이 좋다. In general, the device isolation layer of the cell region should be formed to have a shallower depth than the device isolation layer of the peripheral circuit region where the high voltage device is formed. The trench isolation layer 23 may be formed to have the same depth as the device isolation layer of the cell region.

이와 같은 고전압 소자의 제조방법은 다음과 같다.The manufacturing method of such a high voltage device is as follows.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 고전압 소자의 제조공정 단면도이다.3A to 3C are cross-sectional views illustrating a manufacturing process of a high voltage device according to an exemplary embodiment of the present invention.

먼저, 도 3a에 도시된 바와 같이 반도체 기판(20)의 일영역에 제 1 트렌치(21)를 형성한다. First, as shown in FIG. 3A, the first trench 21 is formed in one region of the semiconductor substrate 20.

상기 제 1 트렌치(21)는 별도의 공정을 통해 형성해도 되지만, 공정 스텝을 증가시키지 않기 위해서는 셀 영역에 소자분리용 트렌치 형성시 함께 형성하는 것이 좋다. The first trench 21 may be formed through a separate process. However, in order not to increase the process step, the first trench 21 may be formed at the time of forming the isolation trench in the cell region.

그런 다음, 상기 제 1 트렌치(21)보다 깊은 깊이로 주변회로 영역의 소자분리용 제 2 트렌치(22)를 형성한다.Then, a second trench 22 for device isolation in the peripheral circuit region is formed to a depth deeper than the first trench 21.

이어, 도 3b에 도시하는 바와 같이 상기 제 1 트렌치(21)와 제 2 트렌치(22)가 완전히 매립되도록 전체 구조상에 절연막을 증착한 후, 상기 제 1, 제 2 트렌치(21)(22)내에만 남도록 절연막에 대하여 평탄화 식각 공정을 실시하여 상기 제 1 트렌치(21) 내에 트렌치 분리막(23)을 형성하고, 제 2 트렌치(22)내에 소자분리막(24)을 형성한다.Subsequently, as illustrated in FIG. 3B, an insulating film is deposited on the entire structure such that the first trenches 21 and the second trenches 22 are completely embedded, and then inside the first and second trenches 21, 22. A planar etching process is performed on the insulating layer so that the insulating film is left, and the trench isolation layer 23 is formed in the first trench 21, and the device isolation layer 24 is formed in the second trench 22.

이어서, 도 3c에 도시하는 바와 같이 소자분리막(24)과 트렌치 분리막(23)을 사이에 두고 분리되는 반도체 기판(20)상에 게이트 산화막과 게이트 전극을 적층하여 게이트(25)를 형성한다.Subsequently, as illustrated in FIG. 3C, a gate oxide film and a gate electrode are stacked on the semiconductor substrate 20 separated from each other with the device isolation film 24 and the trench isolation film 23 interposed therebetween to form a gate 25.

상기 게이트(25)를 마스크로 불순물 이온을 주입하여 상기 게이트(25) 측부의 활성영역의 반도체 기판(20)에 상기 트렌치 분리막(23)의 하부 및 측면을 감싸는 접합영역(26)을 형성한다.Impurity ions are implanted using the gate 25 as a mask to form a junction region 26 surrounding the lower and side surfaces of the trench isolation layer 23 in the semiconductor substrate 20 in the active region on the side of the gate 25.

그런 다음, 전면에 층간절연막(27)을 형성하고 상기 층간절연막(27)에 상기 트렌치 분리막(23)과 소자분리막(24) 사이의 반도체 기판(20)을 노출하는 콘택홀을 형성한 후, 콘택홀에 도전막을 매립하여 콘택(28)을 형성한다.Thereafter, an interlayer insulating layer 27 is formed on the entire surface, and a contact hole exposing the semiconductor substrate 20 between the trench isolation layer 23 and the device isolation layer 24 is formed in the interlayer insulating layer 27, and then contact is formed. A contact 28 is formed by filling a conductive film in the hole.

이상으로 본 발명에 따른 고전압 소자를 완성한다.This completes the high voltage device according to the present invention.

이와 같이 고전압 소자를 구성하면, 게이트와 콘택간 실효 스페이스(effective space)가 레이아웃상의 게이트와 콘택간 스페이스(W1)보다 트렌치 분리막 깊이(H)의 2배만큼 증가되게 된다.When the high voltage device is configured in this manner, the effective space between the gate and the contact is increased by twice the depth of the trench isolation layer H than the space between the gate and the contact W1 on the layout.

즉, 실효 스페이스 = W1 + 2*H가 된다.That is, the effective space = W1 + 2 * H.

따라서, 동일한 스펙 즉, 동일한 브레이크다운 전압을 갖는 고전압 소자 제조시에 요구되는 W1 사이즈가 트렌치 분리막(23) 깊이(H)의 2배에 해당하는 크기만큼 감소된다.Therefore, the size of W1 required for fabricating a high voltage device having the same specification, that is, the same breakdown voltage, is reduced by a size corresponding to twice the depth H of the trench isolation layer 23.

예를 들어, 트렌치 분리막(23)의 깊이(H)가 0.18㎛라면 실효 스페이스의 폭이 0.36㎛ 증가되므로, W1을 0.36㎛만큼 줄일 수 있다. For example, if the depth H of the trench separation membrane 23 is 0.18 μm, the width of the effective space is increased by 0.36 μm, thereby reducing W1 by 0.36 μm.

상술한 바와 같이, 본 발명은 게이트와 콘택 사이의 접합영역에 트렌치 분리막을 형성하여 게이트와 콘택간 실효 스페이스를 레이아웃(layout)상의 스페이스보다 크게 할 수 있다. 따라서, 브레이크다운 전압을 감소시키지 않고서 레이아웃적인 한계 이상으로 집적도를 향상시킬 수 있는 효과가 있다. As described above, the present invention can form a trench isolation film in the junction region between the gate and the contact to make the effective space between the gate and the contact larger than the space on the layout. Therefore, there is an effect that the degree of integration can be improved beyond the layout limit without reducing the breakdown voltage.

Claims (5)

소자분리막에 의해 정해지는 활성영역을 갖는 반도체 기판;A semiconductor substrate having an active region defined by an element isolation film; 상기 소자분리막과 일정 영역을 사이에 두고 분리된 반도체 기판상에 형성되는 게이트;A gate formed on the semiconductor substrate separated with the device isolation layer and a predetermined region therebetween; 상기 일정 영역의 반도체 기판내에 형성되는 접합영역;A junction region formed in the semiconductor substrate in the predetermined region; 상기 접합 영역위에 형성되어 상기 접합영역과 전기적으로 연결되며 상기 게이트와 소정의 거리를 갖는 콘택; 및A contact formed on the junction region and electrically connected to the junction region and having a predetermined distance from the gate; And 상기 게이트와 콘택 사이의 접합 영역 내에 형성되는 트렌치 분리막을 포함하는 고전압 소자.And a trench isolation layer formed in the junction region between the gate and the contact. 제 1항에 있어서,The method of claim 1, 상기 트렌치 분리막은 상기 접합영역과 소자분리막보다 얕은 깊이를 갖는 것을 특징으로 하는 고전압 소자.The trench isolation layer has a depth deeper than that of the junction region and the device isolation layer. 반도체 기판에 제 1 트렌치와 상기 제 1 트렌치보다 깊은 제 2 트렌치를 형성하는 단계; Forming a first trench and a second trench deeper than the first trench in the semiconductor substrate; 상기 제 1 트렌치 및 상기 제 2 트렌치에 절연막을 매립하여 상기 제 1 트렌 치내에 트렌치 분리막을 형성하고 상기 제 2 트렌치내에 소자분리막을 형성하는 단계;Filling an insulating layer in the first trench and the second trench to form a trench isolation layer in the first trench and forming an isolation layer in the second trench; 상기 소자분리막과 상기 트렌치 분리막을 사이에 두고 분리된 반도체 기판상에 게이트를 형성하는 단계;Forming a gate on the semiconductor substrate separated by the device isolation layer and the trench isolation layer; 전면에 층간절연막을 형성하는 단계; 및Forming an interlayer insulating film on the entire surface; And 상기 층간절연막에 소자분리막과 트렌치 분리막 사이의 반도체 기판을 노출하는 콘택홀을 형성하고 상기 콘택홀에 도전막을 매립하여 콘택을 형성하는 단계를 포함하는 고전압 소자의 제조방법.Forming a contact hole in the interlayer insulating film to expose a semiconductor substrate between the device isolation film and the trench isolation film, and filling the contact hole with the conductive film to form a contact. 제 3항에 있어서,The method of claim 3, wherein 상기 제 1 트렌치를 먼저 형성한 이후에 상기 제 2 트렌치를 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.And forming the second trenches after forming the first trenches first. 제 3항에 있어서,The method of claim 3, wherein 상기 제 1 트렌치를 셀 영역에 소자분리용 트렌치 식각시 함께 형성하는 것을 특징으로 하는 고전압 소자의 제조방법.And forming the first trench together with the trench for etching the isolation of the device in the cell region.
KR1020060000907A 2006-01-04 2006-01-04 High voltage device and manufacturing method thereof Withdrawn KR20070073235A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060000907A KR20070073235A (en) 2006-01-04 2006-01-04 High voltage device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060000907A KR20070073235A (en) 2006-01-04 2006-01-04 High voltage device and manufacturing method thereof

Publications (1)

Publication Number Publication Date
KR20070073235A true KR20070073235A (en) 2007-07-10

Family

ID=38507875

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060000907A Withdrawn KR20070073235A (en) 2006-01-04 2006-01-04 High voltage device and manufacturing method thereof

Country Status (1)

Country Link
KR (1) KR20070073235A (en)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100884201B1 (en) * 2007-07-24 2009-02-18 주식회사 동부하이텍 Semiconductor device
KR100891429B1 (en) * 2006-04-06 2009-04-06 주식회사 하이닉스반도체 High voltage transistor of semiconductor device and manufacturing method thereof
KR100924644B1 (en) * 2006-10-31 2009-11-02 주식회사 하이닉스반도체 Manufacturing Method of Flash Memory Device
US9754950B2 (en) 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891429B1 (en) * 2006-04-06 2009-04-06 주식회사 하이닉스반도체 High voltage transistor of semiconductor device and manufacturing method thereof
KR100924644B1 (en) * 2006-10-31 2009-11-02 주식회사 하이닉스반도체 Manufacturing Method of Flash Memory Device
KR100884201B1 (en) * 2007-07-24 2009-02-18 주식회사 동부하이텍 Semiconductor device
US9754950B2 (en) 2015-04-28 2017-09-05 SK Hynix Inc. Semiconductor device including transistor having offset insulating layers

Similar Documents

Publication Publication Date Title
CN107799601B (en) Shielded gate trench power MOSTET device and its manufacturing method
US9716152B2 (en) Semiconductor device with electric field relaxation portion in insulating layer between lower and upper trench electrodes
JP2008085278A (en) Semiconductor device and manufacturing method thereof
JP2007035841A (en) Semiconductor device
CN109801965B (en) Transistor with double-layer spacer and forming method thereof
US20080191259A1 (en) Semiconductor device having high-voltage transistor and PIP capacitor and method for fabricating the same
KR20150117516A (en) Method of Forming Semiconductor device
US8907382B2 (en) Semiconductor device and fabrication method thereof
JP5422252B2 (en) Manufacturing method of semiconductor device
KR100684428B1 (en) High voltage transistor with low on-resistance and manufacturing method thereof
WO2006035877A1 (en) Semiconductor device
KR20100018156A (en) A stacked semiconductor device and method of manufacturing the same
KR100374227B1 (en) Manufacturing method for semiconductor device
KR20070073235A (en) High voltage device and manufacturing method thereof
US8809960B2 (en) Semiconductor device and method for manufacturing
JP2008140805A (en) Semiconductor device
CN102299108B (en) Overlapped trench-type grid semiconductor component and manufacturing method thereof
KR100428788B1 (en) Capacitor Structure Of Semiconductor Device And Method Of Forming The Same
JP2010027796A (en) Semiconductor device
US8963235B1 (en) Trench power device and semiconductor structure thereof
KR100674980B1 (en) Semiconductor device and manufacturing method thereof
US9349813B2 (en) Method for fabricating semiconductor device
KR100826983B1 (en) MOSFET device and manufacturing method thereof
JP2007235084A (en) Semiconductor device and manufacturing method thereof
KR20070066258A (en) Capacitor of Semiconductor Device and Manufacturing Method Thereof

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060104

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid