KR20070065482A

KR20070065482A - How to Form Floating Gate in Nonvolatile Memory

Info

Publication number: KR20070065482A
Application number: KR1020050125937A
Authority: KR
Inventors: 우상윤
Original assignee: 삼성전자주식회사
Priority date: 2005-12-20
Filing date: 2005-12-20
Publication date: 2007-06-25

Abstract

유전막과 접촉하는 면적이 증가된 플로팅 게이트 형성 방법에 있어서, 기판 상에 터널 산화막 및 하부 플로팅 게이트용 제1 도전막이 순차적으로 적층된 제1 패턴을 형성하고, 제1 패턴 사이의 기판 표면 아래로부터 표면 상으로 돌출되고 제1 패턴보다 높은 부위에는 제1 패턴에 비해 넓은 폭을 갖는 개구를 생성시키는 소자 분리막 패턴을 형성한다. 제1 패턴 및 소자 분리막 패턴 상에 상부 플로팅 게이트용 제2 도전막을 연속적으로 형성한다. 제2 도전막 상에 개구를 완전하게 메우도록 절연막을 형성하고, 소자 분리막 패턴의 상부 표면이 노출되도록 절연막 및 제2 도전막의 일부를 제거하여 제1 패턴 및 제1 패턴의 상부면에 비해 넓은 저면을 갖는 U자 형상의 제2 패턴이 적층된 예비 플로팅 게이트 패턴을 형성한다. 예비 플로팅 게이트 패턴 상부의 내측면 및 외측벽이 완전히 노출되도록 절연막의 전부 및 소자 분리막 패턴의 일부를 제거하며, 노출된 예비 플로팅 게이트의 표면에 반구형 실리콘을 성장시킴으로써 플로팅 게이트를 형성한다.A floating gate formation method having an increased area of contact with a dielectric film, the method comprising: forming a first pattern in which a tunnel oxide film and a first conductive film for a lower floating gate are sequentially stacked on a substrate, and forming a surface from below the substrate surface between the first patterns A device isolation layer pattern is formed in a portion protruding upward and higher than the first pattern to create an opening having a wider width than the first pattern. A second conductive film for the upper floating gate is continuously formed on the first pattern and the device isolation layer pattern. An insulating film is formed on the second conductive film so as to completely fill the opening, and a portion of the insulating film and the second conductive film are removed so that the upper surface of the device isolation film pattern is exposed so that the bottom surface is wider than the upper surface of the first pattern and the first pattern. A preliminary floating gate pattern in which a second U-shaped pattern having a stacked shape is stacked is formed. The floating gate is formed by removing all of the insulating film and a part of the device isolation layer pattern so that the inner side and the outer wall of the upper portion of the preliminary floating gate pattern are completely exposed, and growing hemispherical silicon on the exposed preliminary floating gate surface.

Description

Method of manufacturing a floating gate in non-volatile memory device

도 1 내지 도 11은 본 발명의 일 실시예에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법에 대하여 설명하기 위한 개략적인 공정 단면도들이다.1 to 11 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

100 : 반도체 기판 102 : 터널 산화막100 semiconductor substrate 102 tunnel oxide film

104 : 제1 도전막 106 : 실리콘 질화막104: first conductive film 106: silicon nitride film

108 : 포토레지스트 패턴 110 : 하드 마스크 패턴108: photoresist pattern 110: hard mask pattern

112 : 제1 도전막 패턴 114 : 터널 산화막 패턴112: first conductive film pattern 114: tunnel oxide film pattern

116 : 제1 패턴 118 : 트렌치116: first pattern 118: trench

120 : 제1 예비 소자 분리막 패턴 122 : 제1 개구120: first preliminary isolation layer pattern 122: first opening

124 : 제2 예비 소자 분리막 패턴 126 : 제2 개구124: second preliminary isolation layer pattern 126: second opening

128 : 제2 도전막 130 : 제3 개구128: second conductive film 130: third opening

132 : 절연막 134 : 제2 패턴132: insulating film 134: second pattern

135 : 절연막 패턴 136 : 소자 분리막 패턴135: insulating film pattern 136: device isolation pattern

140 : 반구형 실리콘 142 : 유전막140: hemispherical silicon 142: dielectric film

본 발명은 반도체 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 불 휘발성 메모리 소자의 플로팅 게이트를 형성하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of forming a floating gate of a nonvolatile memory device.

반도체 메모리 장치는 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(Read Only Memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 또는 플래시 메모리(Flash memory)에 대한 수요가 늘고 있다.Semiconductor memory devices, such as DRAM (Dynamic Random Access Memory) and SRAM (Static Random Access Memory), are volatile and fast data input / output that loses data over time, and data is input once. It can be maintained in this state, but it can be classified into ROM (Read Only Memory) products that have slow input / output data. Among these ROM products, there is an increasing demand for electrically erasable and programmable ROM (EEPROM) or flash memory (EEPROM) capable of electrically inputting and outputting data.

플래시 메모리 단위 셀은 플로팅 게이트를 구비하는 수직 적층형 게이트 구조를 포함한다. 구체적으로, 플래시 메모리 셀의 게이트는 터널 산화막 상에 플로팅 게이트, 유전막 및 컨트롤 게이트가 적층되는 구조를 갖는다. 상기 플래시 메모리 장치는 상기 컨트롤 게이트에 적절한 전압을 인가하여 상기 플로팅 게이트에 전자를 집어넣거나 빼냄으로서 프로그래밍이 이루어진다.The flash memory unit cell includes a vertical stacked gate structure having a floating gate. In detail, the gate of the flash memory cell has a structure in which a floating gate, a dielectric layer, and a control gate are stacked on the tunnel oxide layer. The flash memory device is programmed by applying an appropriate voltage to the control gate to insert or draw electrons into the floating gate.

그러므로, 상기 플래시 메모리 장치는 상기 플로팅 게이트로 전달되는 전압의 손실을 충분하게 줄임으로서 전기적 특성을 확보한다. 여기서, 상기 플로팅 게이트로 전달되는 전압은 커플링 비(coupling ratio)를 증가시킴으로서 그 손실을 줄일 수 있다.Therefore, the flash memory device secures electrical characteristics by sufficiently reducing the loss of voltage delivered to the floating gate. In this case, the voltage transferred to the floating gate may reduce the loss by increasing the coupling ratio.

그러나, 상기 플래시 메모리 장치의 디자인 룰이 계속적으로 감소함에 따라 상기 유전막이 차지하는 면적도 감소하고 있는 추세이다. 이와 같이, 상기 유전막이 차지하는 면적의 감소는 상기 커플링 비의 감소를 초래한다. 따라서, 상기 유전막이 차지하는 면적의 감소에 따른 커플링 비의 감소를 보완하기 위하여 상기 유전막의 두께를 계속적으로 감소시키고 있다.However, as the design rules of the flash memory device continue to decrease, the area occupied by the dielectric film also decreases. As such, a reduction in the area occupied by the dielectric film results in a decrease in the coupling ratio. Therefore, the thickness of the dielectric film is continuously reduced to compensate for the reduction in the coupling ratio caused by the reduction of the area occupied by the dielectric film.

그렇지만, 상기 유전막이 두께를 계속적으로 감소시킬 경우에는 상기 컨트롤 게이트와 플로팅 게이트 사이에서의 누설 전류의 증가를 초래하고, 그 결과 상기 커플링 비의 감소뿐만 아니라 플래시 메모리 장치의 전기적 신뢰성을 저하시킨다.However, if the dielectric film continuously decreases in thickness, it causes an increase in leakage current between the control gate and the floating gate, and as a result, not only decreases the coupling ratio but also lowers the electrical reliability of the flash memory device.

그래서, 유전막의 두께는 일정한 두께로 유지하며, 동시에 커플링 비율을 증가시킬 수 있는 플래시 메모리의 플로팅 게이트가 절실히 요구되고 있다.Therefore, there is an urgent need for a floating gate of a flash memory capable of keeping the thickness of the dielectric film at a constant thickness and simultaneously increasing the coupling ratio.

상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 커플링 비율을 증가시키기 위하여 유전막의 유효 면적이 증가된 불 휘발성 메모리의 플로팅 게이트를 형성하는 방법을 제공하는데 있다.An object of the present invention for solving the above problems is to provide a method of forming a floating gate of a nonvolatile memory in which the effective area of the dielectric film is increased to increase the coupling ratio.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 불 휘발성 메모리의 플로팅 게이트 형성 방법에 있어서, 기판 상에 터널 산화막 및 하부 플로팅 게이트용 제1 도전막이 순차적으로 적층된 제1 패턴을 형성한다. 상기 제1 패턴 사이의 기판 표면 아래로부터 기판 표면 상으로 돌출되고, 상기 제1 패턴보다 높은 부위에는 상기 제1 패턴에 비해 넓은 폭을 갖는 개구를 생성시키는 소자 분리막 패턴 을 형성한다. 상기 제1 패턴 및 소자 분리막 패턴 상에 상부 플로팅 게이트용 제2 도전막을 연속적으로 형성한다. 상기 제2 도전막 상에 상기 개구를 완전하게 메우도록 절연막을 형성한다. 상기 소자 분리막 패턴의 상부 표면이 노출되도록 상기 절연막 및 제2 도전막의 일부를 제거하여 상기 제1 패턴 및 상기 제1 패턴의 상부면에 비해 넓은 저면을 갖는 U자 형상의 제2 패턴이 적층된 예비 플로팅 게이트 패턴을 형성한다. 상기 예비 플로팅 게이트 패턴 상부의 내측면 및 외측벽이 완전히 노출되도록 상기 절연막의 전부 및 소자 분리막 패턴의 일부를 제거한다. 상기 노출된 예비 플로팅 게이트의 표면에 반구형 실리콘(HemiSpherical Grain ; HSG)을 성장시킴으로써 플로팅 게이트를 형성한다.According to an aspect of the present invention for achieving the above object, in the method of forming a floating gate of a nonvolatile memory, a first pattern in which a tunnel oxide film and a first conductive film for a lower floating gate are sequentially stacked is formed on a substrate. An element isolation layer pattern protruding from below the substrate surface between the first patterns onto the substrate surface and generating an opening having a wider width than the first pattern is formed in a portion higher than the first pattern. A second conductive layer for an upper floating gate is continuously formed on the first pattern and the device isolation layer pattern. An insulating film is formed on the second conductive film so as to completely fill the opening. Part of the insulating layer and the second conductive layer is removed to expose the top surface of the device isolation layer pattern, and a preliminary pattern of a U-shaped second pattern having a bottom surface wider than that of the first pattern and the top surface of the first pattern is stacked A floating gate pattern is formed. All of the insulating layer and a part of the device isolation layer pattern are removed to completely expose the inner and outer walls of the upper portion of the preliminary floating gate pattern. The floating gate is formed by growing hemispherical silicon (HSG) on the exposed preliminary floating gate.

상기 제1 패턴 및 소자 분리막 패턴은, 상기 기판 상에 터널 산화막, 상부 플로팅 게이트용 제1 도전막 및 하드 마스크 패턴을 순차적으로 적층하고, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 제1 도전막 및 터널 산화막을 순차적으로 식각하여 예비 제1 패턴을 형성하며, 상기 예비 제1 패턴을 식각 마스크로 사용하여 상기 예비 제1 패턴에 의해 노출된 기판을 식각하여 트렌치를 형성하고, 상기 예비 제1 패턴 상에 상기 트렌치를 완전하게 메우도록 소자 분리막을 형성하며, 상기 소자 분리막의 상부를 상기 예비 제1 패턴의 표면이 노출되도록 제거하여 예비 소자 분리막 패턴을 형성하고, 상기 하드 마스크 패턴 및 예비 소자 분리막 패턴의 측벽 일부를 제거함으로써 형성될 수 있다.상기 소자 분리막 및 절연막을 실질적으로 동일한 물질로 이루어질 수 있다. 상기 제1 도전막 및 제2 도전막은 500 내지 600℃ 온도에서 비정질 실리콘(amorphous silicon)을 증착시킴으로써 형 성될 수 있다. 상기 반구형 실리콘은 상기 노출된 제2 도전막을 500 내지 600℃ 온도에서 열처리함으로써 형성될 수 있다.The first pattern and the device isolation layer pattern may sequentially stack a tunnel oxide layer, a first conductive layer for an upper floating gate, and a hard mask pattern on the substrate, and use the hard mask pattern as an etching mask to form the first conductive layer. And sequentially etching the tunnel oxide layer to form a preliminary first pattern, using the preliminary first pattern as an etch mask to etch a substrate exposed by the preliminary first pattern to form a trench, and forming the preliminary first pattern. A device isolation layer is formed on the trench to completely fill the trench, and an upper portion of the device isolation layer is removed to expose the surface of the preliminary first pattern to form a preliminary device isolation pattern, and the hard mask pattern and the preliminary device isolation pattern It can be formed by removing a portion of the side wall of the device isolation film and the insulating film to substantially the same material Can be done. The first conductive layer and the second conductive layer may be formed by depositing amorphous silicon at a temperature of 500 to 600 ° C. The hemispherical silicon may be formed by heat-treating the exposed second conductive layer at a temperature of 500 to 600 ° C.

상기와 같은 본 발명에 따르면, 상부 플로팅 게이트와 상부 플로팅 상부면보다 저면이 넓은 U자형 상부 플로팅 게이트를 포함하는 플로팅 게이트 상부 내측면 및 외측벽에 반구형 실리콘을 형성함으로써 이후에 형성될 유전막과의 접촉하는 유효 면적을 증가시켜, 커플링 비율을 증가시킬 수 있다.According to the present invention as described above, by forming the hemispherical silicon on the upper inner surface and the outer wall of the floating gate including the upper floating gate and the U-shaped upper floating gate wider than the upper floating upper surface effective contact with the dielectric film to be formed later By increasing the area, the coupling ratio can be increased.

이하, 본 발명에 따른 바람직한 실시예에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법에 대해 첨부된 도면들을 참조하여 상세하게 설명하면 다음과 같다.Hereinafter, a method of forming a floating gate of a nonvolatile memory according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1 내지 도 11은 본 발명의 일 실시예에 따른 불 휘발성 메모리의 플로팅 게이트 형성 방법을 설명하기 위한 개략적인 공정 단면도들이다.1 to 11 are schematic cross-sectional views illustrating a method of forming a floating gate of a nonvolatile memory according to an embodiment of the present invention.

도 1을 참조하면, 반도체 기판(100) 상에 터널 산화막(102), 하부 플로팅 게이트용 제1 도전막(104) 및 마스크용 실리콘 질화막(106)을 순차적으로 형성한다.Referring to FIG. 1, a tunnel oxide film 102, a lower conductive gate first conductive film 104, and a mask silicon nitride film 106 are sequentially formed on a semiconductor substrate 100.

상기 터널 산화막(102)은 열 산화 공정에 의해 형성될 수 있으며, 상기 제1 도전막(104)은 폴리실리콘이나 비정질 실리콘을 저압 화학 기상 증착 방법으로 증착하고 도핑 공정에 의해 불순물을 도핑함으로써 형성될 수 있다. 또한, 상기 마스크용 실리콘 질화막(106)은 저압 화학 기상 증착 공정에 의해 형성될 수 있다.The tunnel oxide layer 102 may be formed by a thermal oxidation process, and the first conductive layer 104 may be formed by depositing polysilicon or amorphous silicon by a low pressure chemical vapor deposition method and doping impurities by a doping process. Can be. In addition, the silicon nitride film 106 for the mask may be formed by a low pressure chemical vapor deposition process.

이때, 상기 제1 도전막(104)은 이후에 하부 플로팅 게이트로 기능하며, 이후에 형성되는 상부 플로팅 게이트는 상기 하부 플로팅 게이트의 상부면보다 넓은 저면을 갖는다. 이에 대한 설명은 이후에 자세하게 설명하도록 한다.In this case, the first conductive layer 104 later functions as a lower floating gate, and the upper floating gate formed thereafter has a lower surface wider than an upper surface of the lower floating gate. This will be described later in detail.

여기서, 도시되어 있지는 않지만, 선택적으로 상기 실리콘 질화막(106) 상에 유기 반사 방지막(Anti-Reflection Layer; ARL)을 더 형성할 수 있다. 상기 유기 반사 방지막은 이후에 수행되는 사진 공정에서 난반사에 의해 포토레지스트 측벽 프로파일이 불량해지는 것을 방지하기 위해 제공되는 막이다.Although not shown, an organic anti-reflection layer (ALR) may be further formed on the silicon nitride layer 106. The organic antireflective film is a film provided to prevent the photoresist sidewall profile from being poor due to diffuse reflection in a subsequent photographic process.

이어서, 상기 실리콘 질화막(106) 상에 포토레지스트 패턴(108)을 형성한다.Subsequently, a photoresist pattern 108 is formed on the silicon nitride film 106.

도 2를 참조하면, 상기 포토레지스트 패턴(108)을 식각 마스크로 상기 포토레지스트 패턴(108)에 의해 노출된 실리콘 질화막(106)을 식각하여 하드 마스크 패턴(110)을 형성한다. 상기 하드 마스크 패턴(110)은 필드 영역에 해당되는 제1 도전막(104)을 선택적으로 노출시킨다.Referring to FIG. 2, a hard mask pattern 110 is formed by etching the silicon nitride layer 106 exposed by the photoresist pattern 108 using the photoresist pattern 108 as an etching mask. The hard mask pattern 110 selectively exposes the first conductive layer 104 corresponding to the field region.

계속해서, 상기 하드 마스크 패턴(110)을 형성한 후, 상기 포토레지스트 패턴(108)은 에싱(ashing) 공정 또는 스트립(strip) 공정을 통해 제거된다.Subsequently, after the hard mask pattern 110 is formed, the photoresist pattern 108 is removed through an ashing process or a strip process.

상기 하드 마스크 패턴(110)을 식각 마스크로 상기 노출된 제1 도전막(104) 및 터널 산화막(102)을 순차적으로 식각하여 상기 하드 마스크 패턴(110) 하부에 제1 패턴(116)을 형성한다. 즉, 상기 제1 패턴(116)은 제1 도전막 패턴(112) 및 터널 산화막 패턴(114)을 포함한다.The exposed first conductive layer 104 and the tunnel oxide layer 102 are sequentially etched using the hard mask pattern 110 as an etch mask to form a first pattern 116 under the hard mask pattern 110. . That is, the first pattern 116 includes a first conductive layer pattern 112 and a tunnel oxide layer pattern 114.

이어서, 상기 하드 마스크 패턴(110) 및 제1 패턴(116)을 식각 마스크로 사용하여 노출된 반도체 기판(100)을 식각하여 트렌치(118)를 형성한다.Subsequently, the trench 118 is formed by etching the exposed semiconductor substrate 100 using the hard mask pattern 110 and the first pattern 116 as an etching mask.

도시되어 있지는 않지만, 상기 트렌치(118)를 형성한 후, 선택적으로 열 산화막(도시되지 않음) 및 절연막 라이너(도시되지 않음)를 형성할 수 있다. 보다 상세하게 설명하면, 열 산화막은 이전의 식각 공정 시 발생한 표면 데미지를 큐어링 하기 위해 상기 트렌치(118) 표면을 열 산화시켜 매우 얇은 두께로 상기 트렌치(118) 내부에 형성된다.Although not shown, after forming the trench 118, a thermal oxide film (not shown) and an insulating film liner (not shown) may be selectively formed. In more detail, a thermal oxide film is formed inside the trench 118 to a very thin thickness by thermally oxidizing the surface of the trench 118 to cure the surface damage generated during the previous etching process.

이어서, 상기 열 산화막이 형성된 트렌치(118) 내측면과 저면 및 하드 마스크 패턴(110)의 표면에 수백Å의 절연막 라이너를 형성한다. 절연막 라이너는 이후 공정에 의해 상기 트렌치(118) 내에 매립되는 소자 분리용 실리콘 산화막 내부의 스트레스를 감소시키기 위해 형성된다.Subsequently, hundreds of insulating film liners are formed on the inner and bottom surfaces of the trench 118 in which the thermal oxide film is formed and on the surface of the hard mask pattern 110. The insulating film liner is formed to reduce stress in the silicon oxide film for device isolation embedded in the trench 118 by a subsequent process.

도 3을 참조하면, 상기 트렌치(118)를 메우도록 USG(Undoped Silicate Glass), O₃-TEOS USG(O₃-Tetra Ethyl Ortho Silicate Undoped Silicate Glass) 또는 고밀도 플라즈마(High Density Plasma : HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착(Chemical Vapor Deposition : CVD) 방법에 의해 증착하여 소자 분리막(도시되지 않음)을 형성한다.Referring to FIG. 3, an undoped Silicate Glass (USG), an O ₃ -TEOS USG (O ₃ -Tetra Ethyl Ortho Silicate Undoped Silicate Glass), or a High Density Plasma (HDP) oxide layer is formed to fill the trench 118. An oxide film having the same gap filling characteristics is deposited by a chemical vapor deposition (CVD) method to form a device isolation film (not shown).

바람직하게는, SiH₄, O₂ 및 Ar 가스를 플라즈마 소스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(118)의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(118)를 매립한다.Preferably, a high density plasma oxide film is formed by generating a high density plasma using SiH ₄ , O ₂ and Ar gases as the plasma source. At this time, the trench 118 is embedded by improving the gap filling capability of the high density plasma oxide film so that cracks or voids are not formed in the trench 118.

또한, 필요한 경우에, 소자 분리막을 약 800 내지 1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링(annealing)하여 상기 갭 매립 산화막을 치밀화시켜 후속하는 세정 공정에 대한 습식 식각율을 낮출 수 있다.In addition, if necessary, the device isolation film may be annealed under a high temperature and inert gas atmosphere of about 800 to 1050 ° C. to densify the gap buried oxide film, thereby lowering the wet etch rate for the subsequent cleaning process.

이어서, 상기 소자 분리막의 일부를 에치백 또는 화학 기계적 연마 공정을 수행하여 하드 마스크 패턴(110)의 상부 표면이 노출되도록 제거하여 제1 예비 소자 분리막 패턴(120)을 형성한다.Subsequently, a portion of the device isolation layer is etched back or chemical mechanical polishing to remove the upper surface of the hard mask pattern 110 to expose the first preliminary device isolation layer pattern 120.

도 4를 참조하면, 인산 스트립 공정으로 질화물로 이루어진 상기 하드 마스크 패턴(110)을 제거하여 상기 제1 패턴(116)의 표면을 노출시키는 제1 개구(122)를 형성한다. 이때, 상기 제1 개구(122)의 폭은 상기 제1 패턴(116)의 선폭과 실질적으로 동일하다.Referring to FIG. 4, the hard mask pattern 110 made of nitride is removed by a phosphate strip process to form a first opening 122 exposing the surface of the first pattern 116. In this case, the width of the first opening 122 is substantially the same as the line width of the first pattern 116.

도 5를 참조하면, 상기 제1 개구(122)에 의해 노출된 상기 제1 예비 소자 분리막 패턴(120) 측벽을 일부 제거하여 상기 제1 예비 소자 분리막 패턴(120) 보다 폭이 좁은 제2 예비 소자 분리막 패턴(124)을 형성한다. 또한, 상기 제2 예비 소자 분리막 패턴(124)이 형성됨과 동시에 상기 제1 개구(122)로부터 상기 제1 개구(122)보다 폭이 넓은 제2 개구(126)가 생성된다.Referring to FIG. 5, a second preliminary device having a narrower width than the first preliminary device isolation layer pattern 120 may be partially removed by removing a sidewall of the first preliminary device isolation layer pattern 120 exposed by the first opening 122. The separator pattern 124 is formed. In addition, as the second preliminary isolation layer pattern 124 is formed, a second opening 126 having a width wider than the first opening 122 is formed from the first opening 122.

도 6을 참조하면, 상기 제2 예비 소자 분리막 패턴(124) 상에 상기 제2 개구(126)가 매립되지 않도록 상부 플로팅 게이트용 제2 도전막(128)을 연속적으로 형성한다. 상기 제2 도전막(128)을 형성함으로써 상기 제2 개구(126)로부터 상기 제2 개구(126)보다 폭이 좁은 제3 개구(130)가 생성된다.Referring to FIG. 6, the second conductive layer 128 for the upper floating gate is continuously formed on the second preliminary isolation layer pattern 124 so that the second opening 126 is not buried. By forming the second conductive layer 128, a third opening 130 that is narrower in width than the second opening 126 is formed from the second opening 126.

상기 제2 도전막(128)은 상기 제1 도전막(104)과 실질적으로 동일할 수 있으며, 보다 바람직하게는, 상기 제2 도전막(128)은 약 500 내지 600℃ 온도에서 비정질 실리콘을 증착하고, 도핑 공정에 의해 불순물을 도핑함으로서 형성될 수 있다.The second conductive layer 128 may be substantially the same as the first conductive layer 104, and more preferably, the second conductive layer 128 may deposit amorphous silicon at a temperature of about 500 to 600 ° C. And by doping the impurities by a doping process.

도시된 바와 같이 상기 형성된 제2 도전막(128)은 제1 도전막(104) 및 소자 분리막 패턴의 단차로 인하여 요철을 가지며 형성된다. 상기 요철 형상을 갖는 제2 도전막(128)은 이후 결과적으로 U자 형상을 갖는 상부 플로팅 게이트를 형성한다. 이에 대한 설명은 이후에 자세하게 하기로 한다.As illustrated, the formed second conductive layer 128 is formed with irregularities due to the step difference between the first conductive layer 104 and the device isolation layer pattern. The second conductive film 128 having the concave-convex shape subsequently forms an upper floating gate having a U-shape. This will be described later in detail.

도 7을 참조하면, 상기 제3 개구(130)를 완전하게 매립하도록 상기 제2 도전막(128) 상에 절연막(132)을 형성한다.Referring to FIG. 7, an insulating film 132 is formed on the second conductive layer 128 to completely fill the third opening 130.

이때, 상기 절연막(132)은 소자 분리막을 이루는 물질과 실질적으로 동일한 물질로 이루어질 수 있다. 상기와 같이 절연막(132) 및 제2 예비 소자 분리막 패턴(124)이 동일한 물질로 이루어져 있어서, 이후 공정에서 상기 절연막(132)을 습식 식각으로 완전하게 제거하는 동안 제2 예비 소자 분리막 패턴(124)의 일부가 제거되어 리세스를 갖는 소자 분리막 패턴을 형성할 수 있다.In this case, the insulating layer 132 may be made of substantially the same material as the material forming the device isolation layer. As described above, the insulating film 132 and the second preliminary isolation layer pattern 124 are made of the same material, so that the second preliminary isolation layer pattern 124 is completely removed by wet etching in a subsequent process. A portion of the portion may be removed to form a device isolation layer pattern having a recess.

도 8을 참조하면, 상기 제2 도전막(128)의 상부 표면을 노출시키도록 상기 절연막(132) 상부를 일부 제거하고, 계속해서 상기 제2 예비 소자 분리막 패턴(124)의 상부 표면이 노출되도록 상기 절연막(132) 및 제2 도전막(128)의 일부를 제거하여 절연막 패턴(135) 및 노드 분리된 U자 형태의 제2 패턴(134)을 형성한다.Referring to FIG. 8, the upper portion of the insulating layer 132 is partially removed to expose the upper surface of the second conductive layer 128, and the upper surface of the second preliminary isolation pattern 124 is subsequently exposed. A portion of the insulating layer 132 and the second conductive layer 128 are removed to form an insulating layer pattern 135 and a second U-shaped pattern 134 separated from each other.

이로써, 사각 형상을 갖는 제1 패턴(116)과, 상기 제1 패턴(116)의 상부면보다 넓은 저면을 갖는 U자형 제2 패턴(134)으로 이루어진 예비 플로팅 게이트를 형성할 수 있다.As a result, a preliminary floating gate including a first pattern 116 having a rectangular shape and a U-shaped second pattern 134 having a bottom surface wider than an upper surface of the first pattern 116 may be formed.

도 9를 참조하면, 상기 제2 패턴(134)의 내측면 및 외측벽이 완전히 노출되도록 상기 절연막 패턴(135)의 전부 및 제2 예비 소자 분리막 패턴(124)의 일부를 제거하여 소자 분리막 패턴을 형성한다.Referring to FIG. 9, an entirety of the insulating layer pattern 135 and a part of the second preliminary isolation layer pattern 124 may be removed to completely expose the inner and outer walls of the second pattern 134 to form an isolation pattern. do.

여기서, 상기 절연막 패턴(135)및 소자 분리막 패턴(136)은 실질적으로 동일 한 물질로 이루어져 있기 때문에 상기 제3 개구(130) 내에 형성된 절연막(132)을 완전하게 제거하는 동안 상기 소자 분리막 패턴(135)은 상기 절연막(132)과 동일한 식각 속도로 식각된다. 이로써, 도시된 바와 같이 상기 제2 패턴(134)의 외측벽이 완전하게 노출될 수 있다.Here, since the insulating layer pattern 135 and the device isolation layer pattern 136 are made of substantially the same material, the device isolation layer pattern 135 while the insulating layer 132 formed in the third opening 130 is completely removed. ) Is etched at the same etching rate as the insulating layer 132. As a result, as illustrated, the outer wall of the second pattern 134 may be completely exposed.

또한, 도시된 바와 같이 상기 예비 제2 소자 분리막(124)으로부터 소정 깊이 리세스(recess)된 소자 분리막 패턴(136)을 형성할 수 있다. 여기서, 상기 소자 분리막 패턴(136)은 상기 제1 패턴(116)을 노출시키지 않도록 형성된다. 따라서, 터널 산화막 패턴(114)도 노출되지 않아, 상기 터널 산화막 패턴(114)이 노출됨으로써 발생될 수 있는 문제들을 미연에 방지할 수 있다. 또한, 제1 패턴(116)의 상부면보다 넓은 제2 패턴(134)의 저면에 의하여 상기 예비 플로팅 게이트의 구조가 비 안정적이지만, 상기 소자 분리막 패턴이 상기 제2 패턴(134)의 하부 일부를 지지함으로써 보다 안정적인 구조의 플로팅 게이트를 형성할 수 있다.In addition, as shown, the device isolation layer pattern 136 recessed from the preliminary second device isolation layer 124 by a predetermined depth may be formed. The device isolation layer pattern 136 is formed so as not to expose the first pattern 116. Accordingly, the tunnel oxide layer pattern 114 is also not exposed, thereby preventing problems that may occur due to the exposure of the tunnel oxide layer pattern 114. In addition, although the structure of the preliminary floating gate is unstable by the bottom of the second pattern 134 that is wider than the top surface of the first pattern 116, the device isolation layer pattern supports a lower portion of the second pattern 134. As a result, a floating gate having a more stable structure can be formed.

도 10을 참조하면, 상기 노출된 예비 플로팅 게이트 표면에 반구형 실리콘(140)을 형성한다. 상기 공정에 의해 표면에 반구형 실리콘(140)이 형성된 플로팅 게이트가 완성된다.Referring to FIG. 10, hemispherical silicon 140 is formed on the exposed preliminary floating gate surface. By the above process, the floating gate in which the hemispherical silicon 140 is formed on the surface is completed.

상기 반구형 실리콘(140) 형성 과정에 대해 보다 상세하게 설명하면, 상기 예비 플로팅 게이트의 비정질 실리콘이 결정질 실리콘으로 상전이되는 온도에서 비정질 실리콘 층 표면에 결정질 실리콘 핵을 형성한 후, 상기 결정질 실리콘 핵이 형성된 예비 플로팅 게이트를 약 500 내지 600℃로 열처리함으로써 상기 비정질 실리콘이 결정질 실리콘 핵으로 이동하여 미세한 반구 모양의 결정립(grain)이 형성 된다.The process of forming the hemispherical silicon 140 will be described in more detail. After the crystalline silicon nucleus is formed on the surface of the amorphous silicon layer at a temperature at which the amorphous silicon of the preliminary floating gate is phase-transformed into crystalline silicon, the crystalline silicon nucleus is formed. By heat-treating the preliminary floating gate at about 500 to 600 ° C., the amorphous silicon is transferred to the crystalline silicon nucleus to form fine hemispherical grains.

이에 따라 상기 예비 플로팅 게이트의 표면에서는 울퉁불퉁한 표면을 갖는 다결정 실리콘으로 상전이 되어 플로팅 게이트를 형성한다. 상기 울퉁불퉁 표면의 반구형 실리콘(140)막을 갖는 플로팅 게이트는 평평한 표면을 갖는 플로팅 게이트보다 2-3배의 표면적 증가를 가져온다.Accordingly, the surface of the preliminary floating gate is phase shifted into polycrystalline silicon having an uneven surface to form the floating gate. The floating gate having the hemispherical silicon 140 film of the bumpy surface results in a 2-3 times increase in surface area than the floating gate having the flat surface.

이러한 과정에 의해 형성된 플로팅 게이트는, 사각 형상을 가지며 소자 분리막 패턴에 의해 외측면에 반구형 실리콘(140)이 형성되지 않은 하부 플로팅 게이트와, 상기 하부 플로팅 게이트 상부면보다 넓은 저면을 가진 U자 형상이고 표면에 반구형 실리콘(140)이 형성된 상부 플로팅 게이트를 포함한다. 이때, 이후 유전막과 접촉하는 플로팅 게이트는 반구형 실리콘(140)이 형성된 상부 플로팅 게이트이다.The floating gate formed by this process is a U-shaped surface having a rectangular shape and a lower floating gate having no hemispherical silicon 140 formed on the outer surface by a device isolation layer pattern, and a lower surface wider than the upper surface of the lower floating gate. An upper floating gate is formed in the hemispherical silicon 140. At this time, the floating gate in contact with the dielectric film is an upper floating gate on which hemispherical silicon 140 is formed.

도 11을 참조하면, 상기 상부 플로팅 게이트 및 소자 분리막 패턴(136) 상에 유전막(142)이 연속적으로 형성된다.Referring to FIG. 11, a dielectric layer 142 is continuously formed on the upper floating gate and the device isolation layer pattern 136.

전술한 바와 같이 상기 상부 플로팅 게이트 표면에 반구형 실리콘(140)이 형성되어 상기 유전막(142)과 접촉하는 유효 면적이 증가한다. 따라서, 상기 플로팅 게이트의 커플링 비율이 증가하게 된다.As described above, the hemispherical silicon 140 is formed on the upper floating gate surface to increase the effective area in contact with the dielectric layer 142. Therefore, the coupling ratio of the floating gate is increased.

상기 유전막(142)은 플로팅 게이트와 후에 형성될 컨트롤 게이트(도시되지 않음)를 절연시키기 위하여 산화막/질화막/산화막(ONO)으로 이루어진 복합 유전막 또는 고유전율 물질로 이루어진 고유전율 물질막 등이 채용될 수 있다.The dielectric layer 142 may employ a composite dielectric layer made of an oxide film / nitride film / ONO or a high dielectric constant material film made of a high dielectric constant material to insulate the floating gate and a control gate (not shown) to be formed later. have.

상기 복합 유전막은 LPCVD 공정에 의해 형성될 수 있으며, 상기 고유전율 물 질막은 Y₂O₃, HfO₂, ZrO₂, Nb₂O₅, BaTiO₃, SrTiO₃ 등으로 이루어질 수 있으며, 원자층 증착(atomic layer deposition; ALD) 공정 또는 화학 기상 증착 공정에 의해 형성될 수 있다.The composite dielectric film may be formed by an LPCVD process, and the high dielectric constant film may be formed of Y ₂ O ₃ , HfO ₂ , ZrO ₂ , Nb ₂ O ₅ , BaTiO ₃ , SrTiO ₃ , and the like, and may be formed by atomic layer deposition. It may be formed by an atomic layer deposition (ALD) process or a chemical vapor deposition process.

자세하게 도시되어 있지 않지만, 상기 유전막(142) 상에 컨트롤 게이트용 제3 도전막(도시되지 않음) 및 제4 도전막(도시되지 않음)을 형성한다.Although not shown in detail, a third conductive layer (not shown) and a fourth conductive layer (not shown) for a control gate are formed on the dielectric layer 142.

보다 상세하게, 상기 유전막(142) 상에 불순물 도핑된 폴리실리콘으로 이루어진 제3 도전막 및 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 코발트 실리사이드(CoSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드로 이루어진 제4 도전막을 포함하는 컨트롤 게이트를 형성한다.In more detail, a third conductive layer made of polysilicon doped with impurities on the dielectric layer 142 and metal silicide such as tungsten silicide (WSix), titanium silicide (TiSix), cobalt silicide (CoSix), and tantalum silicide (TaSix) A control gate is formed including the fourth conductive film made of.

상기 컨트롤 게이트 층을 패터닝하여 컨트롤 게이트를 형성한다. 또한, 상기 유전막(142), 플로팅 게이트 및 터널 산화막 패턴(114)을 순차적으로 패터닝하여 플래시 메모리 장치의 게이트 구조물을 완성한다.The control gate layer is patterned to form a control gate. In addition, the dielectric layer 142, the floating gate, and the tunnel oxide layer pattern 114 are sequentially patterned to complete the gate structure of the flash memory device.

상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 유전막과 접촉하는 상부 플로팅 게이트 표면에 반구형 실리콘을 형성함으로써 유전막과의 접촉되는 유효 면적을 증가시켜 플로팅 게이트의 커플링 비율을 증가시킬 수 있다.As described above, according to a preferred embodiment of the present invention, by forming the hemispherical silicon on the upper floating gate surface in contact with the dielectric film, the effective area in contact with the dielectric film can be increased to increase the coupling ratio of the floating gate.

이로써, 형성된 불 휘발성 메모리로 전달되는 전압의 손실을 줄이고, 전기적 특성을 확보할 수 있다.As a result, it is possible to reduce the loss of the voltage delivered to the formed nonvolatile memory and to secure electrical characteristics.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.While the foregoing has been described with reference to preferred embodiments of the present invention, those skilled in the art will be able to variously modify and change the present invention without departing from the spirit and scope of the invention as set forth in the claims below. It will be appreciated.

Claims

Forming a first pattern in which the tunnel oxide film and the first conductive film for the lower floating gate are sequentially stacked on the substrate;

Forming a device isolation layer pattern protruding from below the substrate surface between the first patterns onto the substrate surface and creating an opening having a wider width than the first pattern in a portion higher than the first pattern;

Continuously forming a second conductive layer for an upper floating gate on the first pattern and the device isolation layer pattern;

Forming an insulating film on the second conductive film to completely fill the opening;

Part of the insulating layer and the second conductive layer is removed to expose the top surface of the device isolation layer pattern, and a preliminary pattern of a U-shaped second pattern having a bottom surface wider than that of the first pattern and the top surface of the first pattern is stacked Forming a floating gate pattern;

Removing all of the insulating film and a part of the device isolation layer pattern such that the inner side surface and the outer wall of the upper portion of the preliminary floating gate pattern are completely exposed; And

Forming a floating gate by growing hemispherical silicon (HSG) on a surface of the exposed preliminary floating gate.

The method of claim 1, wherein the first pattern and the device isolation layer pattern,

Sequentially stacking a tunnel oxide film, a first conductive film for an upper floating gate, and a hard mask pattern on the substrate;

Sequentially etching the first conductive layer and the tunnel oxide layer using the hard mask pattern as an etch mask to form a preliminary first pattern;

Etching the substrate exposed by the preliminary first pattern using the preliminary first pattern as an etching mask to form a trench;

Forming an isolation layer on the preliminary first pattern to completely fill the trench;

Removing the upper portion of the device isolation layer to expose the surface of the preliminary first pattern to form a preliminary device isolation layer pattern;

And removing a portion of the sidewalls of the hard mask pattern and the preliminary isolation layer pattern.

The method of claim 1, wherein the device isolation layer and the insulating layer are made of substantially the same material.

The method of claim 1, wherein the first conductive layer and the second conductive layer are formed by depositing amorphous silicon at a temperature of 500 to 600 ° C. 7.

The method of claim 4, wherein the hemispherical silicon is formed by heat-treating the exposed second conductive layer at a temperature of 500 to 600 ° C. 6.