[go: up one dir, main page]

KR20070062392A - Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same - Google Patents

Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same Download PDF

Info

Publication number
KR20070062392A
KR20070062392A KR1020060030458A KR20060030458A KR20070062392A KR 20070062392 A KR20070062392 A KR 20070062392A KR 1020060030458 A KR1020060030458 A KR 1020060030458A KR 20060030458 A KR20060030458 A KR 20060030458A KR 20070062392 A KR20070062392 A KR 20070062392A
Authority
KR
South Korea
Prior art keywords
conductive paste
conductive
melting point
low melting
metal material
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
KR1020060030458A
Other languages
Korean (ko)
Other versions
KR100733759B1 (en
Inventor
이민석
이신기
Original Assignee
대덕전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 대덕전자 주식회사 filed Critical 대덕전자 주식회사
Priority to KR1020060030458A priority Critical patent/KR100733759B1/en
Publication of KR20070062392A publication Critical patent/KR20070062392A/en
Application granted granted Critical
Publication of KR100733759B1 publication Critical patent/KR100733759B1/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • H05K1/092Dispersed materials, e.g. conductive pastes or inks
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0011Working of insulating substrates or insulating layers
    • H05K3/0044Mechanical working of the substrate, e.g. drilling or punching
    • H05K3/0047Drilling of holes
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/40Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42Plated through-holes or plated via connections
    • H05K3/422Plated through-holes or plated via connections characterised by electroless plating method; pretreatment therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Dispersion Chemistry (AREA)
  • Conductive Materials (AREA)

Abstract

본 발명은 인쇄 회로의 다층 배선을 형성하는 방법에 관한 것으로서, 층간 회로를 통전하기 위하여 비아 홀을 충전하는 도전성 페이스트를 전도성 금속 입자 위에 저융점 금속재로 코팅한 금속 분말에 바인딩 부재를 혼합한 재료를 사용함으로써, 적층 시에 코팅된 저융점 재료가 도전 패드 및 전도성 입자와 반응하여 금속 간 화합물을 형성함으로써 금속학적 접합 이룰 수 있게 되며, 이로 인해 접합부의 전자의 흐름을 원활하게 할 수 있으므로 우수한 전기적 특성을 나타낼 수 있고, 기지로 사용되는 에폭시 레진의 접착력과 함께 금속 간 화합물의 접착력이 강화됨으로써 접합부의 신뢰성을 향상시킬 수 있는 장점이 있다. The present invention relates to a method for forming a multilayer wiring of a printed circuit, comprising a material in which a binding member is mixed with a metal powder coated with a low melting point metal material on a conductive metal particle with a conductive paste filling via holes in order to conduct an interlayer circuit. By use, the low melting point material coated at the time of lamination reacts with the conductive pad and the conductive particles to form an intermetallic compound, thereby making the metallurgical bonding possible, thereby facilitating the flow of electrons at the junction, thereby providing excellent electrical properties. It can be represented, and the adhesive strength of the intermetallic compound with the adhesion of the epoxy resin used as a base has the advantage of improving the reliability of the joint.

Description

이종 재료가 도포된 전도성 페이스트 및 이를 이용한 다층 인쇄 회로 기판 제조 방법{ELECTRONIC CONDUCTIVE PASTE COATED WITH HETEROGENEOUS MATERIAL AND MULTI-LEVEL PCB MANUFACTURING METHOD}A conductive paste coated with different materials and a method for manufacturing a multilayer printed circuit board using the same {{ELECTRONIC CONDUCTIVE PASTE COATED WITH HETEROGENEOUS MATERIAL AND MULTI-LEVEL PCB MANUFACTURING METHOD}

도1은 본 발명에 따라 제작된 도전성 페이스트의 금속 분말 입자를 도식적으로 나타낸 도면. BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 schematically shows metal powder particles of a conductive paste prepared according to the present invention.

도2는 본 발명에 따른 도전성 페이스트 금속 입자가 동박 패드에 압착될 때에의 반응을 나타낸 도면.2 is a view showing a reaction when the conductive paste metal particles according to the present invention are pressed onto a copper foil pad.

도3a 내지 도3h는 본 발명에 따른 도전성 페이스트를 적용한 인쇄 회로 기판 제조의 일 실시예를 나타낸 도면.3A to 3H are views showing one embodiment of a printed circuit board manufacturing to which the conductive paste according to the present invention is applied.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10 : 도전성 금속 입자10: conductive metal particles

20 : 저융점 코팅 재료20: low melting point coating material

101 : 필름 층101: film layer

200 : 전도성 금속입자200: conductive metal particles

201 : 접착성 절연체201: adhesive insulator

501 : 도전성 페이스트501: conductive paste

전자 제품이 소형화되고 박판화되어 감에 따라, 고집적화 특성뿐 아니라 다양한 기능을 가지게 되면서, 인쇄 회로 기판도 높은 성능과 기능이 요구되고 있다. 즉, 최근 들어 휴대형 통신기기와 같은 전자제품에 탑재되는 기판에 있어서, 소자의 패키지 밀도가 증가하고 있으며 동박 층수도 늘어나고 있다. 즉, 인쇄 회로 기판은 양면 기판으로 진화하여 현재 4층, 6층, 8층 또는 그 이상의 다층 인쇄 회로 기판이 사용되고 있다. As electronic products become smaller and thinner, as well as having high integration characteristics and various functions, printed circuit boards also require high performance and function. That is, in recent years, the package density of an element increases in the board | substrate mounted in electronic products, such as a portable communication device, and the number of copper foil layers is also increasing. That is, printed circuit boards have evolved into double-sided boards, and four, six, eight or more multilayer printed circuit boards are currently used.

종래의 인쇄 회로 기판 제조 방법은 관통 홀(through hole) 또는 비아 홀(via hole)을 이용해서 층간을 연결하게 되며, 관통 홀의 경우 각 층별로 연결되는 부위가 동일하므로 제품 설계시에 소자 패드의 위치와 연결 회로가 고정되어 설계상 많은 제약이 따르게 된다.In the conventional method of manufacturing a printed circuit board, the layers are connected by using through holes or via holes, and in the case of through holes, the parts connected to each layer are the same, so that the position of the device pads is designed during product design. The and circuits are fixed, which places many constraints on the design.

이와 같은 문제를 해결하기 위하여, 각층 마다 내측 비아홀(IVH; inner via hole)을 이용하여 연결하는 공법, 예를 들어 마쓰시타 주식회사의 ALIVH와 같은 공법이 제안되었다. 마쓰시타 주식회사의 ALIVH 공법은 대한민국 특허공보 제272,314호에 개시되어 있는데, 종래 기술로서 ALIVH 공법은 코어 층(core layer)을 기준으로 적층 공정과 이미지 공정을 통해 회로와 다층을 형성하는 기존의 방법과는 달리 각 층별로 이미지공정을 진행한 후에 연결하고자 하는 부위에 기계적 가공을 하여 일괄 적층 하는 방법이다. 이때에, 각각의 코어부 비아 홀은 전도성 페이스트를 이용하여 충진하게 되고 적층 시에 연결 패드 사이에 열과 압력으로 기계적 접합을 이루게 된다.In order to solve such a problem, a method of connecting each layer by using an inner via hole (IVH), for example, a method such as ALIVH of Matsushita Co., Ltd. has been proposed. Matsushita Corporation's ALIVH process is disclosed in Korean Patent Publication No. 272,314, which is a conventional technique in which the ALIVH process is different from the conventional method of forming a circuit and a multilayer through a lamination process and an image process based on a core layer. Otherwise, it is a method of collectively laminating by mechanical processing on the part to be connected after the image process for each layer. At this time, each of the core via holes is filled with a conductive paste and mechanically bonded by heat and pressure between the connection pads during lamination.

일반적으로 사용되는 전도성 페이스트의 재료로써는 구리(Cu) 또는 은(Ag)이 코팅된 구리 또는 은과 같은 도전성 분말에 바인더(binder) 역할을 하는 에폭시 레진(epoxy resin)의 혼합물이 주로 사용된다.As a commonly used conductive paste material, a mixture of epoxy resins that serve as a binder for conductive powders such as copper or silver coated with copper (Cu) or silver (Ag) is mainly used.

전도성 페이스트를 이용하여 비아 홀을 충진하고, 이를 적층 하기 위해 압력과 함께 열을 인가(핫 프레스)하게 되는데, 구리(Cu)의 융점이 1084℃이고 은(Ag)의 융점이 962℃이므로, 인쇄 회로 기판의 프로세스 온도가 150 ~ 220℃인 점을 감안하면 접합 메커니즘은 물리적인 힘으로 연결되어 통전되는 방식이라 볼 수 있다. 그런데, 물리적으로 접합된 계면은 이종의 물질이 개입할 여지가 있을 뿐 아니라, 구리-구리의 동종 물질 접합이라 할지라도 계면 사이에 부정합으로 인하여 에너지적으로 상당히 불안정할 수 있다.The conductive paste is used to fill via holes, and heat is applied (hot press) together with pressure to stack them. Since the melting point of copper (Cu) is 1084 ° C and the melting point of silver (Ag) is 962 ° C, printing is performed. Considering that the process temperature of the circuit board is 150-220 ° C, the bonding mechanism is a method of energizing by connecting with physical force. However, the physically bonded interface may not only allow heterogeneous materials to intervene, but even copper-copper homogeneous bonding may be considerably energy instable due to mismatch between the interfaces.

그 결과, 계면 상태에 따라 신호와 전류의 흐름을 방해할 수 있으며 이로 인하여 잡음(noise)이 발생할 수 있으며, 기타 열 쇼크로 인해 쉽게 접합이 이격되어질 가능성도 있다.As a result, depending on the interface condition, the signal and current flow may be disturbed, which may cause noise, and other thermal shocks may easily separate the junctions.

따라서, 본 발명의 제1 목적은 다층 인쇄 회로 기판의 배선을 제조하는 방법을 제공하는 데 있다.Accordingly, a first object of the present invention is to provide a method for manufacturing wiring of a multilayer printed circuit board.

본 발명의 제2 목적은 상기 제1 목적에 부가하여, 다층 회로 기판의 배선을 제조하기 위해 동박 적층 시에 접합부의 물리적 접착력을 증대시키고 전기적 통전 특성을 개선할 수 있는 다층 기판 제조 방법을 제공하는 데 있다. A second object of the present invention, in addition to the first object, to provide a multi-layer substrate manufacturing method that can increase the physical adhesive force of the junction portion and improve the electrical conduction characteristics when the copper foil is laminated in order to manufacture the wiring of the multilayer circuit board. There is.

본 발명의 제3 목적은 상기 제1 목적에 부가하여, 다층 회로 기판의 배선을 제조하기 위해 동박 적층 시에 접합부의 물리적 접착력을 증대시켜 공정을 안정화시킬 수 있는 도전성 페이스트를 제공하는 데 있다. A third object of the present invention is to provide an electrically conductive paste capable of stabilizing the process by increasing the physical adhesive force of the bonding part in lamination of copper foil in order to manufacture the wiring of the multilayer circuit board, in addition to the first object.

본 발명의 제4 목적은 상기 제1 목적에 부가하여, 도전성 페이스트를 이용해서 각 코어 층의 비아 홀을 충진하여 열과 압력으로 연결 패드를 적층 할 때에 접합부가 열화 되는 것을 방지할 수 있는 도전성 페이스트 및 이를 적용한 인쇄 회로 기판을 제공하는 데 있다.In addition to the first object, the fourth object of the present invention is to provide a conductive paste that can prevent the junction from deteriorating when the via holes of each core layer are filled with the conductive paste to stack the connection pads with heat and pressure. It is to provide a printed circuit board applying this.

상기 목적을 달성하기 위하여, 본 발명은 저융점의 재료가 얇게 표면 코팅된 전도성 입자가 바인딩 부재로써 에폭시 레진에 혼합된 도전성 페이스를 이용해서 비아 홀을 충진하고 이를 가열 가압하여 동박 층을 접합 형성하는 기술을 제공한다.In order to achieve the above object, the present invention is to fill the via hole by using a conductive face mixed with the epoxy resin as a binding member, the surface of the low melting point material is thinly coated and bonded to form a copper foil layer by heating and pressing it. Provide technology.

본 발명은 전도성 입자와 바인딩 재료를 혼합한 도전성 페이스트에 있어서, 상기 전도성 입자에 저융점 금속재료를 표면 코팅한 것을 특징으로 한 도전성 페이스트를 제공한다.The present invention provides a conductive paste comprising a conductive paste and a binding material mixed with a low melting point metal material coated on the conductive particles.

본 발명의 양호한 실시예로서, 전도성 페이스트의 금속 분말로 사용되는 구리 또는 은 입자에 저융점 금속을 얇게 코팅하는 방법이 개시된다. 본 발명이 제안하는 도전성 페이스트를 인쇄 방법으로 비아 홀을 충진하고, 코팅된 금속 입자의 융점에 해당되는 프로세스 온도 범위, 예를 들어 150 ∼ 250℃에서 물리적 힘을 가하여 적층 공정을 진행한다. As a preferred embodiment of the present invention, a method of thinly coating a low melting point metal on copper or silver particles used as a metal powder of a conductive paste is disclosed. The conductive paste proposed by the present invention is filled with via holes by a printing method, and a lamination process is performed by applying a physical force at a process temperature range corresponding to the melting point of the coated metal particles, for example, 150 to 250 ° C.

이때에, 물리적 힘이 가해지면 저융점 재료가 도포된 도전성 입자가 동박층과 접촉하게 되고, 온도가 용융점이 되면 표면의 저융점 재료는 전도성 입자 및 동박 층과의 금속학적 반응으로 금속 간 화합물(intermetallic compound)을 형성하게 된다. At this time, when a physical force is applied, the conductive particles coated with the low melting point material come into contact with the copper foil layer, and when the temperature reaches the melting point, the low melting point material on the surface is subjected to an intermetallic compound due to the metallic reaction with the conductive particles and the copper foil layer. to form an intermetallic compound.

종래의 물리적 힘에 의한 접합에 비하여, 본 발명에 따라 형성되는 금속학적 접합은 원자와 전자 간의 상호 작용으로 연결되므로 전자의 흐름과 두 이종재료 간의 접착성을 증가시켜서 외부 충격에 대한 저항성이 매우 높다.Compared with the conventional physical force bonding, the metallurgical bonding formed according to the present invention is connected by the interaction between atoms and electrons, thereby increasing the flow of electrons and the adhesion between two dissimilar materials, and thus highly resistant to external impact. .

또한, 저융점 금속이 전도성 입자 및 금속 패드와 반응할 때에 초기에는 저융점 금속의 융점에서 용융되어 반응하지만, 반응 시간이 지날수록 전도성 입자와 금속 패드로 사용되는 구리와의 상호 확산 및 반응으로 융점이 상승하는 특성을 보이게 된다. 여기서, 저융점 금속재는 인쇄회로기판을 적층 가공하는 온도범위, 예을 들어 150 ∼ 250℃에서 융점을 지니는 금속재를 사용하는 것이 바람직하다.In addition, when the low melting point metal reacts with the conductive particles and the metal pad, it initially melts and reacts at the melting point of the low melting point metal, but as the reaction time passes, the melting point is caused by mutual diffusion and reaction between the conductive particles and copper used as the metal pad. This rising characteristic is shown. Here, as the low melting point metal material, it is preferable to use a metal material having a melting point at a temperature range for laminating a printed circuit board, for example, 150 to 250 ° C.

따라서, 인쇄 회로 기판(PCB)의 적층 공정 시에 낮은 온도에서 접합이 이루어 지지만, 접합이 일단 형성되고 나면 금속 간 화합물(intermetallic compound)을 형성하여 전자 소자의 패키지 공정 진행시에 다시 용융되거나 떨어지는 현상이 발생하지 않는 장점이 있다.Therefore, the bonding is performed at a low temperature during the PCB stacking process, but once the bonding is formed, an intermetallic compound is formed to melt or fall again during the packaging process of the electronic device. This has the advantage of not occurring.

이하에서는, 첨부 도면 도1 내지 도3을 참조하여 본 발명의 양호한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도1은 본 발명에 따라 제작된 도전성 페이스트의 금속 분말 입자를 도식적으로 나타낸 도면이다. 도1을 참조하면, 본 발명에 따른 도전성 페이스트의 금속 분 말 입자는 구리 또는 은 재질의 도전구(conducting sphere; 10) 표면 위에 얇게 저융점의 재료(20)가 코팅된 것을 특징으로 한다. 본 발명에 따른 도전성 페이스트의 금속 분말 입자에 저융점 재료를 코팅하는 공정의 실시예로서, 무전해 도금 공정 또는 고온 스프레이 방법 등이 적용될 수 있다.1 is a diagram schematically showing metal powder particles of a conductive paste prepared according to the present invention. Referring to FIG. 1, the metal powder particles of the conductive paste according to the present invention are characterized in that the low melting point material 20 is coated on the surface of a conductive sphere 10 made of copper or silver. As an embodiment of a process for coating a low melting point material on the metal powder particles of the conductive paste according to the present invention, an electroless plating process or a high temperature spray method may be applied.

본 발명에 따른 도전성 페이스트의 금속 분말 입자에 코팅하는 저융점 재료의 양호한 실시예로서, 주석(Sn)과 인듐(In)의 공융 솔더(eutectic solder), 주석(Sn)과 비스무스(Bi)의 공융 솔더, 인듐과 은의 공융 솔더, 인듐, 주석과 은의 공융 솔더, 주석 등이 이용될 수 있다. 여기서, 위에 열거한 공융 솔더들의 융점은 각각 다음과 같다.As a preferred embodiment of the low melting point material coated on the metal powder particles of the conductive paste according to the present invention, eutectic solder of tin (Sn) and indium (In), eutectic of tin (Sn) and bismuth (Bi) Solder, eutectic solder of indium and silver, indium, eutectic solder of tin and silver, tin and the like can be used. Here, the melting points of the eutectic solders listed above are as follows.

·주석과 인듐 공융 솔더 : Tm = 170℃Tin and indium eutectic solder: Tm = 170 ℃

·주석과 비스무스 공융 솔더 : Tm = 139℃Tin and bismuth eutectic solder: Tm = 139 ℃

·인듐과 은의 공융 솔더 : Tm = 141℃Eutectic solder of indium and silver: Tm = 141 ℃

·인듐 : Tm = 157℃Indium: Tm = 157 ° C

·주석과 은의 공융 솔더 : Tm = 221℃Eutectic solder of tin and silver: Tm = 221 ℃

·주석 : Tm = 232℃Tin: Tm = 232 ℃

참고로, 공융 솔더의 융점에 관한 사항은 상태도를 참조하면 쉽게 설계할 수 있다. 이와 같이, 저융점 재료가 코팅된 전도성 입자의 크기는 두 가지 이상을 사용하므로 프린트 방식의 충진 단계에서도 입자 밀도를 증대시킬 수 있는 장점이 있다. 이어서, 위에서와 같이 형성된 전도성 입자에 바인더 및 접착제(adhesive) 역할을 하는 에폭시 레진(epoxy resin)을 소정의 비율로 균일하게 혼합함으로써 도전 성 페이스트를 제조한다. 본 발명의 양호한 실시예로서, 저융점 재료가 코팅된 전도성 입자의 입경을 서로 달리하여, 즉 입경을 불균일하게 해서 비아 홀 내에 충진되는 입자 밀도를 증대시킬 수 있다.For reference, the melting point of eutectic solder can be easily designed by referring to the state diagram. As such, since the size of the conductive particles coated with the low melting point material is two or more, there is an advantage of increasing the particle density even in the filling step of the printing method. Subsequently, a conductive paste is prepared by uniformly mixing an epoxy resin serving as a binder and an adhesive (adhesive) in a predetermined ratio to the conductive particles formed as described above. As a preferred embodiment of the present invention, the particle diameters of the conductive particles coated with the low melting point material may be different from each other, that is, the particle diameter may be uneven to increase the particle density filled in the via hole.

도2a 및 도2b는 본 발명에 따른 도전성 페이스트 금속 입자가 동박 패드에 압착될 때에 각각 반응 전과 반응 후를 나타낸 도면이다. 도2a를 참조하면, 전도성 금속입자(200)와 도전 패드(40)에 대해 핫 프레스 공정을 진행하게 되면 상호 반응하여 단단한 결합력을 가지는 금속 간 화합물(30)을 형성하여 상하층을 견고히 고정하게 된다. 도2b는 도전 패드와 도전성 페이스트를 압착한 경우 반응 후의 과정을 나타낸 도면이다. 도2b를 참조하면, 도전성 입자(10)에 피복되어 있는 저융점 금속 재료(20)는 용융되어 금속 패드(40)와 금속학적 접합(30)을 이루게 된다.2A and 2B are views showing before and after reaction, respectively, when the conductive paste metal particles according to the present invention are pressed onto the copper foil pad. Referring to FIG. 2A, when the hot pressing process is performed on the conductive metal particles 200 and the conductive pads 40, the upper and lower layers are firmly fixed by forming an intermetallic compound 30 having a strong bonding force. . 2B is a view showing a process after the reaction when the conductive pad and the conductive paste are pressed. Referring to FIG. 2B, the low melting point metal material 20 coated on the conductive particles 10 is melted to form a metallurgical junction 30 with the metal pad 40.

반응 전의 저융점 재료들은 융점 부위의 온도에서 완전히 용융되지만 반응 후에는 완전히 다른 상(phase)을 나타내어서 고온에서도 쉽게 용융되지 않는 성질을 가지게 된다. The low melting point materials before the reaction melt completely at the temperature of the melting point, but after the reaction, they exhibit a completely different phase and thus do not melt easily even at high temperatures.

도3a 내지 도3h는 본 발명에 따른 도전성 페이스트를 적용한 인쇄 회로 기판 제조의 일 실시예를 나타낸 도면이다.3A to 3H are views showing an embodiment of manufacturing a printed circuit board to which the conductive paste according to the present invention is applied.

도3a를 참조하면, 부직포에 에폭시 수지를 함침한 프레프레그(prepreg)로 만들어진 내층 코어(301)에 층간 접합용 접착층(201)과 페이스트 인쇄를 위한 필름 층(101)을 핫 프레스 방식으로 라미네이션(lamination)하여 각층을 구성한다. 이어서, 도3b에 도시된 바와 같이 CNC 또는 레이저 드릴링 등의 공법을 이용하여 비아홀(401)을 천공한다. Referring to FIG. 3A, the inner layer core 301 made of prepreg impregnated with an epoxy resin in a nonwoven fabric is laminated by a hot press method on the adhesive layer 201 for interlayer bonding and the film layer 101 for paste printing. Lamination forms each layer. Subsequently, as shown in FIG. 3B, the via hole 401 is drilled using a method such as CNC or laser drilling.

이어서, 도3c에 도시한 바와 같이 비아 홀에 유동성의 도전성 페이스트(501)을 충전한다. 그리고 나면, 페이스트 인쇄를 위해 사용했던 필름 층(101)을 벗겨내고, 그 결과 도3d에서와 같이 비아 홀에 도전성 페이스트(601)가 충진된 모습이 된다. 이어서, 도3e에 도시한 바와 같이 도전성 페이스트로 비아 홀이 충전된 내층 기판의 양면에 동박(701)을 겹쳐 놓고 가열 가압을 하면, 프리프레그 상태의 접착성 절연체(201) 및 도전성 페이스트(601)가 경화되어 양면의 동박(701)이 접착성 절연체(201)의 양면과 접착됨과 동시에 비아 홀에 충진된 도전성 페이스트(601)가 동박(701)과 통전된다. Subsequently, as shown in FIG. 3C, the fluid conductive paste 501 is filled in the via hole. Then, the film layer 101 used for paste printing is peeled off, and as a result, the conductive paste 601 is filled in the via hole as shown in FIG. 3D. Subsequently, as shown in FIG. 3E, when the copper foil 701 is laminated on both surfaces of the inner layer substrate filled with the via hole with the conductive paste and heated and pressed, the adhesive insulator 201 and the conductive paste 601 in the prepreg state are heated. Is cured so that both sides of the copper foil 701 are adhered to both sides of the adhesive insulator 201 and the conductive paste 601 filled in the via hole is energized with the copper foil 701.

이때에, 도2에서 설명한 바와 같이 본 발명에 따른 도전성 페이스트를 적용하면 도전성 페이스트 분말 입자에 저융점의 금속재가 코팅되어 있어서 도전성 페이스트(601)의 페이스트 입자와 금속 패드(701) 사이에 금속학적 접합을 이루게 된다. 그 결과, 도3f에 도시된 바와 같은 비아 홀을 통해 배선이 이루어진 내층 코어가 완성된다. 이와 같은 방식으로 해서 만들어진 각층들을 도3g 및 도3h에 도시한 바와 같이 정렬하여 핫 프레스 함으로써 다층 배선 기판을 제작하게 된다.At this time, when the conductive paste according to the present invention is applied as described with reference to FIG. 2, a low melting point metal material is coated on the conductive paste powder particles so that the metallic bonding between the paste particles of the conductive paste 601 and the metal pad 701 is performed. Will be achieved. As a result, an inner layer core in which wiring is made through the via hole as shown in FIG. 3F is completed. Each layer made in this manner is aligned and hot pressed as shown in Figs. 3G and 3H to produce a multilayer wiring board.

전술한 내용은 후술할 발명의 특허 청구 범위를 더욱 잘 이해할 수 있도록 본 발명의 특징과 기술적 장점을 다소 폭넓게 개설하였다. 본 발명의 특허 청구 범위를 구성하는 부가적인 특징과 장점들은 이하에서 상술 될 것이다. 개시된 본 발명의 개념과 특정 실시예는 본 발명과 유사 목적을 수행하기 위한 다른 구조의 설계나 수정의 기본으로 즉시 사용될 수 있음이 당해 기술 분야의 숙련된 사람들에 의해 인식되어야 한다.The foregoing has outlined rather broadly the features and technical advantages of the present invention to better understand the claims of the invention which will be described later. Additional features and advantages that make up the claims of the present invention will be described below. It should be appreciated by those skilled in the art that the conception and specific embodiments of the invention disclosed can be readily used as a basis for designing or modifying other structures for carrying out similar purposes to the invention.

또한, 본 발명에서 개시된 발명 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로서 당해 기술 분야의 숙련된 사람들에 의해 사용될 수 있을 것이다. 또한, 당해 기술 분야의 숙련된 사람에 의한 그와 같은 수정 또는 변경된 등가 구조는 특허 청구 범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능하다. In addition, the inventive concepts and embodiments disclosed herein may be used by those skilled in the art as a basis for modifying or designing other structures for carrying out the same purposes of the present invention. In addition, such modifications or altered equivalent structures by those skilled in the art may be variously changed, substituted, and changed without departing from the spirit or scope of the invention described in the claims.

이상과 같이, 본 발명에 따른 저융점 금속재가 코팅된 금속 분말과 에폭시 수지가 혼합된 도전성 페이스트를 사용해서 다층 배선을 제조함으로써, 적층 시에 코팅된 저융점 재료가 도전 패드 및 전도성 입자와 반응하여 금속 간 화합물을 형성함으로써 금속학적 접합 이룰 수 있게 되며, 이로 인해 접합부의 전자의 흐름을 원활하게 할 수 있으므로 우수한 전기적 특성을 나타낼 수 있고, 기지(matrix)로 사용되는 에폭시 레진의 접착력과 함께 금속 간 화합물의 접착력이 강화됨으로써 접합부의 신뢰성을 향상시킬 수 있다. As described above, by manufacturing a multilayer wiring using a conductive paste in which a metal powder coated with a low melting point metal material and an epoxy resin are mixed according to the present invention, the low melting point material coated at the time of lamination reacts with the conductive pad and the conductive particles. By forming the intermetallic compound, the metallurgical bonding can be achieved, and thus, the electron flow of the junction can be smoothed, and thus, excellent electrical properties can be exhibited, and together with the adhesion of the epoxy resin used as the matrix, the intermetallic By strengthening the adhesion of the compound, it is possible to improve the reliability of the joint.

Claims (9)

전도성 입자와 바인딩 재료를 혼합한 도전성 페이스트에 있어서, 상기 전도성 입자에 저융점 금속 재료를 코팅한 것을 특징으로 한 도전성 페이스트.A conductive paste obtained by mixing conductive particles with a binding material, wherein the conductive particles are coated with a low melting point metal material. 제1항에 있어서, 상기 전도성 입자는 구리 또는 은을 포함한 도전성 페이스트.The conductive paste of claim 1, wherein the conductive particles comprise copper or silver. 제1항에 있어서, 상기 바인딩 재료는 에폭시 수지를 포함한 도전성 페이스트.The conductive paste of claim 1, wherein the binding material comprises an epoxy resin. 제1항에 있어서, 상기 저융점 금속재는 인쇄회로기판을 적층 가공하는 온도범위에서 융점을 지니는 금속재인 것을 특징으로 하는 도전성 페이스트.The conductive paste of claim 1, wherein the low melting point metal material is a metal material having a melting point in a temperature range for laminating a printed circuit board. 제1항에 있어서, 상기 저융점 금속재는 주석-인듐 공융 솔더, 주석-비스무스솔더, 인듐-은 솔더, 인듐, 주석-은 솔더, 주석 중 어느 하나인 것을 특징으로 하는 도전성 페이스트.The conductive paste of claim 1, wherein the low melting point metal material is any one of tin-indium eutectic solder, tin-bismuth solder, indium-silver solder, indium, tin-silver solder, and tin. 제1항에 있어서, 상기 저융점 금속재가 코팅된 도전성 페이스트의 분말 전도성 입자는 그 크기가 균일하지 않은 것을 특징으로 하는 도전성 페이스트.The conductive paste of claim 1, wherein the powder conductive particles of the conductive paste coated with the low melting point metal material are not uniform in size. 제1항에 있어서, 상기 저융점 금속재는 무전해 도금 공정 또는 고온 스프레이 방법으로 전도성 입자 표면에 코팅되는 것을 특징으로 하는 도전성 페이스트.The conductive paste of claim 1, wherein the low melting point metal material is coated on the surface of the conductive particles by an electroless plating process or a high temperature spray method. 다층 인쇄 회로 기판의 배선을 비아 홀을 통해 접속하는 방법에 있어서,In the method of connecting the wiring of the multilayer printed circuit board through the via hole, (a) 프리프레그로 만들어진 내층에 층간 접합용 접착층과 페이스트 인쇄를 위한 필름 층을 라미네이션해서 각 층을 구성하는 단계;(a) laminating an adhesive layer for interlayer bonding and a film layer for paste printing on an inner layer made of prepreg to construct each layer; (b) 상기 단계 (a) 결과 적층된 기판에 비아 홀을 드릴링하여 형성하는 단계;(b) drilling and forming via holes in the stacked substrate as a result of step (a); (c) 상기 비아 홀을 도전성 페이스트로 인쇄하여 충진하되, 상기 도전성 페이스트는 전도성 입자에 저융점 금속 재료를 표면에 코팅하여 바인딩 재료와 혼합하여 제조된 것으로 진행하는 단계; 및(c) printing the via hole with a conductive paste and filling the conductive hole, wherein the conductive paste is prepared by coating a low melting point metal material on the surface of the conductive particle and mixing it with a binding material; And (d) 필름 층을 박리하고 상기 단계 (c)의 페이스트로 충진된 기판과 동박을 겹쳐 놓고 가열 가압하여 통전되도록 접착하는 단계를 포함하는 인쇄 회로 기판 제조 방법.(d) peeling off the film layer and laminating the substrate filled with the paste of step (c) and copper foil, and adhering the sheet to be energized by heating and pressing. 제8항에 따른 방법으로 다층 배선을 형성한 인쇄 회로 기판.The printed circuit board in which the multilayer wiring was formed by the method of Claim 8.
KR1020060030458A 2006-04-04 2006-04-04 Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same Expired - Fee Related KR100733759B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060030458A KR100733759B1 (en) 2006-04-04 2006-04-04 Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060030458A KR100733759B1 (en) 2006-04-04 2006-04-04 Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same

Publications (2)

Publication Number Publication Date
KR20070062392A true KR20070062392A (en) 2007-06-15
KR100733759B1 KR100733759B1 (en) 2007-06-29

Family

ID=38357893

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060030458A Expired - Fee Related KR100733759B1 (en) 2006-04-04 2006-04-04 Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same

Country Status (1)

Country Link
KR (1) KR100733759B1 (en)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101042498B1 (en) * 2008-02-22 2011-06-16 후지쯔 가부시끼가이샤 Manufacturing method of electrode foil
KR20150129968A (en) * 2014-05-12 2015-11-23 한국생산기술연구원 Method of producing bumps from coated metal powders and bumps produced by the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1012044A (en) 1996-06-25 1998-01-16 Tokuyama Corp Curable conductive composition
JP2002198656A (en) 2000-12-25 2002-07-12 Sony Corp Method of manufacturing substrate for high density mounting
AU2003234852A1 (en) * 2002-05-31 2003-12-22 Tatsuta Electric Wire And Cable Co., Ltd. Conductive paste, multilayer board including the conductive paste and process for producing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101042498B1 (en) * 2008-02-22 2011-06-16 후지쯔 가부시끼가이샤 Manufacturing method of electrode foil
US8404134B2 (en) 2008-02-22 2013-03-26 Fujitsu Limited Method for manufacturing electrode foil
KR20150129968A (en) * 2014-05-12 2015-11-23 한국생산기술연구원 Method of producing bumps from coated metal powders and bumps produced by the same

Also Published As

Publication number Publication date
KR100733759B1 (en) 2007-06-29

Similar Documents

Publication Publication Date Title
KR940009175B1 (en) Manufacturing method of multilayer printed board
US6518514B2 (en) Circuit board and production of the same
US8178191B2 (en) Multilayer wiring board and method of making the same
JP5217640B2 (en) Method for manufacturing printed wiring board and method for manufacturing printed circuit board unit
US7576288B2 (en) Circuit board, multi-layer wiring boards, method of producing circuit boards and method of producing multilayer wiring boards
WO2007126090A1 (en) Circuit board, electronic device and method for manufacturing circuit board
WO2007046459A1 (en) Multilayer printed wiring board and its manufacturing method
JPH1126902A (en) Printed wiring board with protruding electrodes and method of manufacturing the same
JP2009290135A (en) Manufacturing method of printed wiring board, and conductive cement
WO2010103695A1 (en) Method for manufacturing module with built-in component and module with built-in component
JP2008103640A (en) Multilayer wiring board
WO2002056651A1 (en) Circuit board and production method thereof
WO2003005789A1 (en) Method for producing multilayer wiring circuit board
KR101138519B1 (en) Conductive paste and manufacturing method for printed circuit board using thereof
JP5170570B2 (en) Resin multilayer module and method for manufacturing resin multilayer module
KR100733759B1 (en) Conductive paste coated with different materials and manufacturing method of multilayer printed circuit board using the same
US9060458B2 (en) Method for manufacturing multi-layer printed circuit board
JP3640911B2 (en) Circuit board and manufacturing method thereof
WO1995013901A1 (en) Metallurgically bonded polymer vias
JP2009246145A (en) Substrate with built-in electronic component and method of manufacturing the same, and semiconductor device using the same
JP4892924B2 (en) Multilayer printed wiring board and manufacturing method thereof
JP2001102708A (en) Printed wiring board
JP2003273518A (en) Multilayer circuit board and method for manufacturing the same
JP6476562B2 (en) Wiring board and method for manufacturing wiring board
TW200541433A (en) Multilayer wiring boards and manufacturing process thereof

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20060404

PA0201 Request for examination
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20070227

Patent event code: PE09021S01D

G15R Request for early publication
PG1501 Laying open of application

Comment text: Request for Early Opening

Patent event code: PG15011R01I

Patent event date: 20070528

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20070618

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20070625

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20070625

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
G170 Re-publication after modification of scope of protection [patent]
PG1701 Publication of correction
PR1001 Payment of annual fee

Payment date: 20100615

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20110610

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20120615

Start annual number: 6

End annual number: 6

FPAY Annual fee payment

Payment date: 20130523

Year of fee payment: 7

PR1001 Payment of annual fee

Payment date: 20130523

Start annual number: 7

End annual number: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

PR1001 Payment of annual fee

Payment date: 20140530

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20150526

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20150526

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20170509