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KR20070045608A - 반도체 소자의 게이트 산화막 제조방법 - Google Patents

반도체 소자의 게이트 산화막 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로서, 저전압 영역과 고전압 영역이 정의된 기판을 준비하는 단계와, 상기 기판 상에 제1 산화막을 성장시키는 단계와, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계와, 상기 제1 산화막이 제거된 저전압 영역의 기판 내에 플로오르 이온을 주입하는 단계와, 상기 플로오르 이온이 주입된 기판 상에 제2 산화막을 성장시키는 단계와, 상기 성장된 제2 산화막 상에 저전압용 게이트 산화막 및 고전압용 게이트 산화막 형성 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 및 제2 산화막을 식각함으로써 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 제조방법에 관한 것이다.
저전압용, 고전압용, 게이트 산화막, 플로오르 이온

Description

반도체 소자의 게이트 산화막 제조방법{Gate-Oxide Manufacturing Method of Semiconductor Device}
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도.
< 도면의 주요부분에 대한 부호의 설명 >
100 : 반도체 기판 110 : 제1 산화막
115 : 제1 감광막 패턴 120 : 제2 산화막
125 : 제2 감광막 패턴 130 : 저전압용 게이트 산화막
140 : 고전압용 게이트 산화막
본 발명은 반도체 소자의 게이트 산화막 제조방법에 관한 것으로, 더욱 상세하게는 집적화된 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 동시에 형 성하는 반도체 소자의 게이트 산화막 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 90nm 이하의 소자에서는 게이트 폭의 감소와 게이트 산화막의 두께가 낮아지는 경향을 보인다. 고집적화된 반도체 소자의 게이트 산화막 두께가 낮아지면서 반도체 소자의 신뢰성 및 누설전류의 문제가 나타나고 있다.
이를 해결하기 위해 종래의 게이트 산화막의 두께가 얇은 저전압용 게이트 산화막 내에 질소(Nitrogen)를 첨가하는 방법을 사용하였다. 이에 따라, 상기 게이트 산화막에 첨가된 질소는 보론(Boron: B)의 침투를 막고, 게이트 산화막의 유전상수를 높여 게이트 산화막의 HCI(Hot Carrier Immunity) 특성을 개선하는 효과가 있었다.
그러나, 상기 질소는, 수소와 결합하여 실리콘과 산화막 계면에 계면 포획(interface trap)을 생성시켜 NBTI(Negative Bias Temperature Instability) 특성을 열화시키고, 플리커 노이즈(flicker noise) 특성을 악화시키는 문제가 있다.
따라서, 종래에는 게이트 산화막에 질소를 첨가하지 않고도 소자의 성능을 개선할 수 있는 기술이 연구 개발되고 있다. 그 중 대표적인 기술은, 실리콘과 산화막의 계면 포획(Interface trap) 생성을 감소시키기 위한 방법으로, 이는 수소 어닐(anneal)을 통해 Si-H 결합을 형성하거나 BF2를 게이트와 정션에 이온 주입하여 플로오르 확산(fluorine diffusion)에 의한 결합으로 반도체 기판 상에 보호막을 형성하여 소자 성능을 개선시킨다.
그러나, 상기와 같은 게이트 산화막의 Si-H 결합은, 수소 이온에 의해 쉽게 분리되므로 결합력이 약하며, 그에 따라 NBTI 특성 개선이 어려워지는 문제가 있다. 또한, 상기 BF2 이온 주입은 게이트 산화막 내의 보론 침투(Boron penetration)를 유발시켜 고정된 산화막 전하(fixed oxide charge)를 증가시키는 문제가 있다.
따라서 본 발명은, 상기 문제점을 해결하기 위해 이루어진 것으로, 본 발명의 목적은, 플로오르 이온을 주입한 후 열산화 공정을 진행하여 저전압용 게이트를 형성함으로써, 게이트 산화막의 NBTI 성능 개선 및 게이트 산화막 내의 보론(B) 침투를 방지할 수 있는 반도체 소자의 게이트 산화막 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명은 저전압 영역과 고전압 영역이 정의된 기판을 준비하는 단계와, 상기 기판 상에 제1 산화막을 성장시키는 단계와, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계와, 상기 제1 산화막이 제거된 저전압 영역의 기판 내에 플로오르 이온을 주입하는 단계와, 상기 플로오르 이온이 주입된 기판 상에 제2 산화막을 성장시키는 단계와, 상기 성장된 제2 산화막 상에 저전압용 게이트 산화막 및 고전압용 게이트 산화막 형성 영역을 정의하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 및 제2 산화막을 식각함으로써 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 제조방법을 제공한다.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계는, 제1 산화막 상에 고전압 영역을 차단하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 산화막을 제거하는 단계를 포함하여 이루어지는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 고전압 영역을 차단하는 감광막 패턴은 상기 플로오르 이온 주입시 이온 주입 마스크로 사용하는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 플로오르 이온은, 플라즈마 상태에서 주입하는 것이 바람직하다.
또한, 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 있어서, 상기 플로오르 이온은, 1keV 내지 15keV 범위의 에너지로 주입하고, 농도는 5e14 내지 5e15/㎠ 범위 내에서 주입하는 것이 바람직하다.
이하 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.
도 1 내지 도 4는 본 발명에 따른 반도체 소자의 게이트 산화막 제조방법을 설명하기 위해 순차적으로 나타낸 공정단면도이다.
우선, 도 1에 도시한 바와 같이, 상기 저전압 영역(A)과 고전압 영역(B)이 정의된 반도체 기판(100)을 준비한다. 여기서, 반도체 기판(100)은 실리콘(Si)으로 이루어지는 것이 바람직하다.
그런 다음, 상기 반도체 기판(100) 상에 제1 산화막(110)을 열산화 공정에 의해 성장시킨다. 여기서, 상기 제1 산화막(110)은 후속 공정에 의해 형성될 고전압용 게이트 산화막이 형성될 영역이므로 약 50Å 두께로 성장시키는 것이 바람직하다.
이어서, 상기 제1 산화막(110) 상에 고전압 영역(B)을 차단하는 제1 감광막 패턴(115)을 형성한다. 이때, 상기 저전압 영역(B)은 제1 감광막 패턴(115)에 의해 노출되어 있다.
그 다음으로, 도 2에 도시한 바와 같이, 상기 제1 감광막 패턴(115)을 식각 마스크로 하여 노출된 제1 산화막(110)을 반도체 기판(100)이 드러나는 시점까지 식각하여 저전압 영역(A)의 제1 산화막(110)을 식각하여 전부 제거한다.
그 다음, 상기 제1 산화막(110)이 제거된 반도체 기판(100) 내에 플로오르(fluorine) 이온(ⓕ)을 주입한다. 이때, 상기 플로오르 이온(ⓕ) 주입시, 상기 제1 감광막 패턴(115)은 이온 주입 마스크 역할을 한다.
또한, 상기 플로오르 이온(ⓕ)은, 플라즈마 상태에서 주입하는 것이 바람직하다. 여기서, 상기 플로오르 이온(ⓕ)은, 1keV 이하의 에너지로 주입하게 되면 반도체 기판(100) 내로 주입되지 않으며, 15keV 이상의 에너지로 주입하게 되면 표면상으로 확산되는 플로오르 이온(ⓕ)의 양이 적게 되어 1keV 내지 15keV 범위의 에너지로 주입하는 것이 바람직하다.
또한, 상기 플로오르 이온(ⓕ)은, 5e14/㎠ 이하의 농도로 주입하게 되면 후속 공정에 의해 진행될 산화 열처리 공정에서 댕글 본드(dangle bond)와 결합하는 양이 적게 되며, 5e15/㎠ 이상의 농도로 주입하게 되면 확산되는 플로오르 이온(ⓕ)의 양이 댕글 본드의 양보다 많게 되어 소자의 개선이 미미하므로 1e14 내지 5e15/㎠의 농도로 주입하는 것이 바람직하다.
그 다음으로, 상기 제1 감광막 패턴(115)을 제거한 다음, 도 3에 도시한 바와 같이, 상기 플로오르 이온(ⓕ)이 주입된 반도체 기판(100) 상에 산화 열처리(anneal) 공정을 진행하여 제2 산화막(120)을 성장시킨다. 이때, 제2 산화막(120)은 약 20Å으로 성장시키는 것이 바람직하다.
여기서, 상기 제2 산화막(120)을 성장시키기 위한 산화 열처리 과정은 800℃ 이상의 고온에서 질소(Nitrogen) 분위기에서 진행한다. 또한, 상기 플로오르 이온(ⓕ)은 확산되어 반도체 기판(100)의 실리콘(Silicon: Si)과 제2 산화막(120) 계면 에 형성되어 있는 실리콘 댕글 본드(dangle bond)와 Si-F 결합하여 보론(B) 침투 역할을 방지한다. 즉, 본 발명은 종래의 Si-H 결합에 비해 우수한 Si-F 결합을 하므로써 게이트 산화막의 보론(B) 침투를 방지하므로 반도체 소자의 게이트 산화막 성능을 개선시킬 수 있다.
그 다음으로, 상기 제2 산화막(120) 상에 저전압용 게이트 및 고전압용 게이트 형성 영역을 정의하는 제2 감광막 패턴(125)을 형성한다.
계속하여, 상기 제2 감광막 패턴(125)을 식각 마스크로 하여 제1 산화막(110)과 제2 산화막(120)을 식각하여, 도 4에 도시한 바와 같이, 저전압용 게이트 산화막(130) 및 고전압용 게이트 산화막(140)을 동시에 형성한다.
이어서, 도시하지는 않았지만, 저전압용 게이트 산화막(130) 및 고전압 게이트 산화막(140) 상에 통상의 게이트 제조방법에 따라 게이트 전극을 형성한다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상에서 상세히 설명한 바와 같이 본 발명에 의한 반도체 소자의 게이트 산화막 제조방법에 의하면, 저전압용 게이트 산화막이 형성될 영역 내에 낮은 에너지로 플로오르 이온을 주입한 후 산화막을 성장시키기 위한 산화 열처리(anneal) 공정을 진행하여 결합력을 단단하게 하는 Si-F 결합을 형성함으로써 수소 이온에 대한 저항성이 커지게 되어 효과적으로 NBTI를 개선시킬 수 있는 이점이 있다.

Claims (6)

  1. 저전압 영역과 고전압 영역이 정의된 기판을 준비하는 단계;
    상기 기판 상에 제1 산화막을 성장시키는 단계;
    상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계;
    상기 제1 산화막이 제거된 저전압 영역의 기판 내에 플로오르 이온을 주입하는 단계;
    상기 플로오르 이온이 주입된 기판 상에 제2 산화막을 성장시키는 단계;
    상기 성장된 제2 산화막 상에 저전압용 게이트 산화막 및 고전압용 게이트 산화막 형성 영역을 정의하는 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴을 식각 마스크로 하여 제1 및 제2 산화막을 식각함으로써 저전압용 게이트 산화막 및 고전압용 게이트 산화막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  2. 제1항에 있어서,
    상기 고전압 영역에 형성된 제1 산화막을 제외한 나머지 영역에 형성된 제1 산화막을 제거하는 단계는, 제1 산화막 상에 고전압 영역을 차단하는 감광막 패턴을 형성하는 단계 및 상기 감광막 패턴을 식각 마스크로 하여 제1 산화막을 제거하 는 단계를 포함하여 이루어 지는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  3. 제2항에 있어서,
    상기 고전압 영역을 차단하는 감광막 패턴은, 상기 플로오르 이온 주입시 이온 주입 마스크로 사용되는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  4. 제1항에 있어서,
    상기 플로오르 이온은, 플라즈마 상태에서 주입하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
  5. 제4항에 있어서,
    상기 플로오르 이온은, 1keV 내지 15keV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법
  6. 제4항에 있어서,
    상기 플로오르 이온은, 5e14 내지 5e15/㎠의 농도로 주입하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 제조방법.
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