[go: up one dir, main page]

KR20070026478A - 전력 증폭기의 모델 기반 왜곡 감소 - Google Patents

전력 증폭기의 모델 기반 왜곡 감소 Download PDF

Info

Publication number
KR20070026478A
KR20070026478A KR1020067022218A KR20067022218A KR20070026478A KR 20070026478 A KR20070026478 A KR 20070026478A KR 1020067022218 A KR1020067022218 A KR 1020067022218A KR 20067022218 A KR20067022218 A KR 20067022218A KR 20070026478 A KR20070026478 A KR 20070026478A
Authority
KR
South Korea
Prior art keywords
signal
digital signal
model
feedback
distortions
Prior art date
Application number
KR1020067022218A
Other languages
English (en)
Inventor
로이 지. 배트루니
Original Assignee
옵티크론, 인코포레이티드.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 옵티크론, 인코포레이티드. filed Critical 옵티크론, 인코포레이티드.
Publication of KR20070026478A publication Critical patent/KR20070026478A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/02—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation
    • H03F1/0205—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers
    • H03F1/0288—Modifications of amplifiers to raise the efficiency, e.g. gliding Class A stages, use of an auxiliary oscillation in transistor amplifiers using a main and one or several auxiliary peaking amplifiers whereby the load is connected to the main amplifier using an impedance inverter, e.g. Doherty amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/32—Modifications of amplifiers to reduce non-linear distortion
    • H03F1/3241—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits
    • H03F1/3247—Modifications of amplifiers to reduce non-linear distortion using predistortion circuits using feedback acting on predistortion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2200/00—Indexing scheme relating to amplifiers
    • H03F2200/321—Use of a microprocessor in an amplifier circuit or its control circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Amplifiers (AREA)

Abstract

신호를 처리하는 방법이 기술된다. 본 방법은 디지털 신호를 생성하는 단계, 디지털 신호를 아날로그 신호로 변환하는 단계, 및 왜곡들을 가진 증폭된 아날로그 신호를 생성하는 단계를 포함한다. 본 방법은 증폭된 아날로그 신호를 피드백 신호로 샘플링 레이트로 변환하는 단계 및 피드백 디지털 신호에 기초하여 왜곡들의 모델을 업데이트하는 단계를 더 포함한다.
증폭된 아날로그 신호, 왜곡, 디지털 신호, 아날로그 신호, 피드백 디지털 신호

Description

전력 증폭기의 모델 기반 왜곡 감소{Model based distortion reduction for power amplifiers}
본 출원은 전력 증폭기 선형화 시스템이라는 명칭으로 2004년 3월 25일에 출원된 미국 가출원번호 제60/556,658호(대리인 참조번호 OPTIP009+)에 관한 것이며, 이 출원은 여기에 참조문헌으로서 통합된다.
전력 증폭기를 설계할때, 다수의 인자들은 선형화, 고주파수, 저비용 또는 고전력과 같은 규격들을 포함하는 각각의 다른 인자들과 밸런싱될 필요가 있다. 예컨대, LUMPED ELEMENT BASED DOHERTRY POWER AMPLIFIER TOPOLOGY IN CMOS PROCESS, by Tongchoi et. al. in IEEE Int. Symp. Circuits and Systems, May 2003, pp. 445-448에 개시된 도허티형 전력 증폭기는 저비용으로 전력 효율성을 제공할 수 있으나 비선형성을 가질 수 있으며, 이 문헌은 여기에 참조에 의하여 통합된다. 개선된 선형성은 증폭기의 활성 보상을 사용하여 달성될 수 있으며, 여기서 증폭기의 실제 출력 및 증폭기의 적정 출력간의 차이를 기초로하여 측정이 이루어진다. 실제 및 적정 출력들간의 차이의 측정치는 고품질 및 고속도를 요구하며 이에 따라 고비용 소자들을 요구한다. 고품질, 고속도 및 고비용 소자들을 필요로하지 않고 전력 증폭기의 선형성을 개선하는데 유용하다.
본 발명의 다양한 실시예들은 이하의 상세한 설명 및 첨부 도면들을 참조로하여 기술될 것이다.
본 발명은 프로세스, 장치, 시스템, 합성물, 컴퓨터 판독가능 저장 매체와 같은 컴퓨터 판독가능 매체, 또는 프로그램 명령들이 광 또는 전자 통신 링크들을 통해 전송되는 컴퓨터 네트워크를 포함하여 다양한 방식으로 구현될 수 있다. 이러한 명세서에서, 이들 구현들, 또는 본 발명이 취할 수 있는 임의의 다른 형식은 기술들로서 언급될 수 있다. 작업을 수행하도록 구성된 것으로 기술된 프로세서 또는 메모리와 같은 소자는 작업을 수행하도록 제조된 특정 소자 또는 주어진 시간에 동작을 수행하도록 일시적으로 구성된 범용 소자를 포함한다. 일반적으로, 기술된 프로세스들의 단계들의 순서는 본 발명의 범위내에서 변경될 수 있다.
본 발명의 하나 이상의 실시예들에 대한 상세한 설명은 본 발명의 원리들을 기술하는 첨부 도면들과 함께 이하에 제공된다. 본 발명은 이러한 실시예들과 관련하여 기술되나, 본 발명은 임의의 실시예들에 제한되지 않는다. 본 발명의 범위는 단지 청구항들에 의해서만 제한되며, 본 발명은 다수의 대안들, 수정들 및 균등물들을 포함한다. 다수의 특정 세부사항들은 본 발명의 전반적인 이해를 제공하기 위하여 이하의 상세한 설명에 기술된다. 이들 세부사항들은 예시적으로 제공되며 본 발명은 이들 특정 세부사항들의 일부 또는 모두 없이 청구항들에 따라 실시될 수 있다. 명확화를 위하여, 본 발명과 관련한 기술분야에서 공지된 기술적 자료는 본 발명이 불명료해지지 않도록 상세히 기술되지 않는다.
전력 증폭기들의 모델 기반 왜곡 감소가 기술된다. 전력 증폭기들에 의하여 유입된 왜곡들은 왜곡을 사전에 보상하는 증폭기의 입력에 신호를 추가함으로서 감소될 수 있다. 모델은 전력 증폭기의 입력 채널에 대한 대역폭까지 왜곡을 감소시킬 수 있다. 이러한 대역폭은 디지털-아날로그 변환기를 포함할 수 있는 입력 채널의 구성요소들에 의하여 제한되지 않는다. 이러한 구성에서 피드백 채널은 모델 파라미터들이 낮은 업데이트 레이트들로 피드백 정보가 발생될 수 있기 때문에 거의 낮은 대역폭 요건들을 가질 수 있다.
도 1A는 전력 증폭기의 입력 대 출력 진폭 특성에 대한 실시예를 기술한 도면.
도 1B는 전력 증폭기 시스템의 입력 대 출력 위상 특성에 대한 실시예를 기술한 도면.
도 2는 전력 증폭기 시스템의 실시예를 기술한 도면.
도 3은 전력 증폭기 시스템의 실시예를 기술한 도면.
도 4는 전력 증폭기 시스템의 실시예를 기술한 도면.
도 5는 전력 증폭기 시스템의 왜곡을 감소시키기 위하여 디지털 신호를 사전 보상하는 신호 처리 시스템의 실시예를 기술한 도면.
도 6은 에러 계산기의 실시예를 기술한 도면.
도 7은 전력 증폭기 시스템의 왜곡을 감소시키기 위하여 디지털 신호를 사전 보상하는 신호 처리 시스템의 실시예를 기술한 도면.
도 8은 에러 계산기의 실시예를 기술한 도면.
도 9는 에러 계산기의 실시예를 기술한 도면.
도 1A는 전력 증폭기의 입력 대 출력 진폭 특성들의 실시예를 기술한다. 도시된 예들에서, 전력 증폭기의 이상적인 선형 성능은 곡선(100)으로 디스플레이되며, 이는 입력 진폭 및 출력 진폭간의 선형 관계를 가진다. 곡선(102)은 입력 진폭 및 출력 진폭간의 비선형 관계를 가지는 비선형 수행 전력 증폭기를 나타낸다.
도 1B는 전력 증폭기 시스템이 입력 대 출력 위상 특성의 실시예를 기술한다. 기술된 예들에서, 전력 증폭기 시스템의 이상적인 선형 성능은 곡선(104)에 의하여 디스플레이되며, 이는 입력 위상 및 출력 위상간의 선형 관계를 가진다. 곡선(106)은 입력 위상 및 출력 위상간의 비선형 관계를 가지는 비선형 수행 전력 증폭기 시스템을 나타낸다.
도 2는 전력 증폭기 시스템의 실시예를 기술한다. 전력 증폭기 시스템(200)은 디지털-아날로그 변환기(202) 및 아날로그 증폭기(204)를 포함한다. 입력 디지털 신호(
Figure 112006077358651-PCT00001
)는 디지털-아날로그 변환기(202)에 입력된다. 그 다음에, 신호는 아날로그 증폭기(204)에 전송되고 아날로그 출력 신호(
Figure 112006077358651-PCT00002
)으로서 출력한다. 일부 실시예들에서, 아날로그 증폭기(204)는 그자체의 비선형성 보상을 가진다.
도 3은 전력 증폭기 시스템의 실시예를 기술한다. 전력 증폭기 시스템(310은 디지털 신호 프로세서(300), 디지털-아날로그 변환기(302), 아날로그 증폭 기(304) 및 아날로그-디지털 변환기(306)를 포함한다. 입력 디지털 신호(
Figure 112006077358651-PCT00003
)는 신호를 사전 보상함으로서 왜곡 소스들(308)로부터 기원하는 왜곡들을 보상하는 디지털 신호 프로세서(300)에 입력된다. 왜곡 소스들(308)은 디지털-아날로그 변환기(302) 및 아날로그 증폭기(304)를 포함한다. 디지털 신호 프로세서(300)는 디지털-아날로그 변환기(302)에 신호를 출력한다. 그 다음에, 신호는 아날로그 증폭기(304)에 전송된후 아날로그 출력 신호(
Figure 112006077358651-PCT00004
)로서 출력된다. 출력 신호는 디지털 신호 프로세서(300)에 전송되는 피드백 신호
Figure 112006077358651-PCT00005
를 생성하기 위하여 아날로그-디지털 변환기(306)에 전송되다. 일부 실시예들에서, 아날로그-디지털 변환기(306)의 변환율은 선택가능하다. 일부 실시예들에서, 아날로그-디지털 변환기(306)의 변환율은 디지털-아날로그 변환기(302)의 변환율보다 훨씬 낮다. 일부 실시예들에서, 아날로그-디지털 변환기(306)의 변환율은 출력신호(
Figure 112006077358651-PCT00006
)의 왜곡 대역폭보다 낮다.
도 4는 전력 증폭기 시스템의 실시예를 기술한다. 전력 증폭기 시스템(414)은 디지털 신호 프로세서(400), 디지털-아날로그 변환기(402), 업시프트(404), 아날로그 증폭기(406), 다운시프트(408), 및 아날로그-디지털 변환기(401)를 포함한다. 입력 디지털 신호(
Figure 112006077358651-PCT00007
)는 신호를 사전 보상함으로서 왜곡 소스들(412)로부터 기원하는 왜곡들을 보상하는 디지털 신호 프로세서(400)에 입력된다. 왜곡 소스 들(412)은 디지털-아날로그 변환기(402), 업시프트(404), 및 아날로그 증폭기(406)를 포함한다. 디지털 신호 프로세서(400)는 디지털-아날로그 변환기(402)에 신호를 출력한다. 그 다음에, 신호는 고주파수 대역까지 신호를 시프트하는 업시프트(404)에 전송된다. 그 다음에, 신호는 아날로그 증폭기(406)에 전송된후 아날로그 출력 신호(
Figure 112006077358651-PCT00008
)로서 출력된다. 출력신호는 또한 신호를 저주파수 아래로 시프트하는 다운시프트(408)에 전송된다. 신호는 디지털 신호 프로세서(400)에 전송되는 피드백 신호
Figure 112006077358651-PCT00009
를 생성하기 위하여 아날로그-디지털 변환기(410)에 전송되다. 일부 실시예들에서, 신호를 업 시프트하는 단계는 다른 고주파수에서 신호를 변조하는 단계를 포함하며, 신호를 다운 시프트하는 단계는 다른 저주파수로 신호를 복조하는 단계를 포함한다.
도 5는 전력 증폭기 시스템의 왜곡을 감소시키기 위하여 디지털 신호를 사전 보상하는 신호 처리 시스템의 실시예를 기술한다. 입력 디지털 신호(
Figure 112006077358651-PCT00010
)는 디지털 신호 프로세서(500)에 입력된다. 입력 디지털 신호(
Figure 112006077358651-PCT00011
)는 전력 증폭기 시스템의 비선형 왜곡들과 유사한 신호를 계산하는 모델(502)에 전송된다. 모델 계산된 신호는 사전 보상된 디지털 신호를 생성하기 위하여 입력 디지털 신호(
Figure 112006077358651-PCT00012
)와 함께 합산 노드(506)에 전송된다. 사전 보상된 디지털 신호는 입력 디지털 신 호(
Figure 112006077358651-PCT00013
)로부터 감산된 최종 전력 시스템 왜곡을 가진다. 이는 전력 증폭기 시스템 출력에서 왜곡을 감소시킨다. 다양한 실시예들에서, 모델 계산된 신호는 신호를 감산하는 단계, 신호를 반전시키는 단계, 신호의 위상을 시프트하는 단계 또는 임의의 다른 적절한 기술과 같은 여러 방식들로 입력 디지털 신호(
Figure 112006077358651-PCT00014
)로부터 제거된다. 에러 계산기(508)는 입력 디지털 신호(
Figure 112006077358651-PCT00015
) 및 피드백 디지털 신호
Figure 112006077358651-PCT00016
에 기초하여 에러 신호를 계산한다. 에러 신호는 모델 적응기(510)에 입력된다. 모델 적응기(510)는 입력 디지털 신호(
Figure 112006077358651-PCT00017
)가 주어질때 전력 증폭기 시스템의 왜곡을 계산할 수 있는 모델을 생성한다. 일부 실시예들에서, 모델 적응기(510)는 모델을 계산하기 위하여 최소평균자승 적응을 사용한다. 일부 실시예들에서, 모델 적응기(510)는 모델을 계산하기 위하여 순환적 최소자승 적응을 사용한다. 모델 적응기(510)는 모델(502)에 모델 파라미터들을 공급한다. 일부 실시예들에서, 모델 파라미터들은 선택가능 레이트로 업데이트된다. 일부 실시예들에서, 모델은 디지털-아날로그 변환기 변환율의 주파수의 절반 주파수까지 대역폭들에서 왜곡들을 보상한다. 그래서, 증폭된 아날로그 출력 신호의 왜곡들은 표준 피드백 보상 방법을 사용하는 경우에 예상되는 피드백 디지털 신호의 샘플링 레이트의 절반보다 높은 주파수들에 대하여 감소될 수 있다.
일부 실시예들에서, 모델 적응기는 에러 신호를 최소화함으로서 왜곡의 모델 을 적응시킨다. 일부 실시예들에서, 모델은 메모리 효과들을 포함한다. 일부 실시예들에서, 모델은 유한 임펄스 응답 필터 또는 무산 임펄스 응답 필터일 수 있다. 일부 실시예들에서, 모델은 비선형 필터이다. 일부 실시예들에서, 필터는 "저복잡성 비선형 필터라는 명칭으로 2005년 2월 18일에 출원된 미국특허 출원번호 제11/061,850호(대리인 참조번호 OPTIP006)에 개시된 선형 피스들로 구성된 저복잡성 비선형 필터이며, 이 출원은 여기에 참조문헌으로서 통합된다. 비선형 필터에 대한 기본 원리는 이하와 같은 비선형 함수이며,
Figure 112006077358651-PCT00018
이러한 비선형 함수는
Figure 112006077358651-PCT00019
가 주어질때 다음과 같은 수식, 즉
Figure 112006077358651-PCT00020
으로 구현된다.
이는 이하의 수식과 일대일 상관하며,
Figure 112006077358651-PCT00021
,
이는 입력 변수들의 비선형 함수로서 변화하는 "가중치들" 또는 계수들
Figure 112006077358651-PCT00022
을 사용하여 입력 변수들
Figure 112006077358651-PCT00023
의 "선형" 조합을 형성한다. 전체 필터는 가중치들로서 계수들
Figure 112006077358651-PCT00024
을 이용하는 벡터
Figure 112006077358651-PCT00025
의 요소들의 시간 n에서 "선형" 조합을 포함한다. 이러한 필터링 구성은 시상수들이 입력 벡터의 함수인 선형 채널과 비선형 채널이 동일한 해석, 즉 채널을 비선형으로 되게 하는 효과에 따라 상세히 설계된다.
비선형 필터 구현은 매우 복잡한 비선형 왜곡 함수들을 에뮬레이트하는 강력한 능력을 유지하면서 곱셈 연산들의 수를 감소시키는 저복잡성 형태로 구현될 수 있다. 복잡성을 감소시키면, 비용이 감소할 뿐만아니라 전력 소모 및 잡음이 감소된다. 비선형 필터의 복잡성 감소는 비선형 계수들의 계산이 이하의 형식을 가질때 곱셈 연산들에 대한 요구들을 제거하며;
Figure 112006077358651-PCT00026
,
Figure 112006077358651-PCT00027
로 놓으면,
Figure 112006077358651-PCT00028
이 되며,
이는 계수 계산시 곱셈 연산들을 효율적으로 요구하지 않는다(여기서, 각각의
Figure 112006077358651-PCT00029
는 미리 계산되어 하나의 계수로서 저장된다). 이러한 형식은 각각의 계수가 기껏해야 필터 입력 벡터
Figure 112006077358651-PCT00030
의 하나의 요소의 제곱을 곱하기 때문에 1차 비선형 필터라 칭한다. 일부 실시예들에서, 모델은 이하와 같은 2차 비선형 필터를 사 용하며,
Figure 112006077358651-PCT00031
,
여기서, 각각의 계수는 입력 벡터 요소들의 비선형 함수이며, 각각의 계수는 두개의 요소의 제곱 또는 두개의 요소의 외적을 곱한다. 일부 실시예들에서, 요소들 또는 두개의 요소의 외적의 함수인 출력을 허용하는 2차 비선형 필터는 다음과 같다.
Figure 112006077358651-PCT00032
.
일부 실시예들에서, 비선형 필터는 이하와 같은 0차 커태스트로픽 필터이다.
Figure 112006077358651-PCT00033
.
일부 실시예들에서, 고차 비선형 필터 구현들이 또한 사용될 수 있으며, 1차 및 2차 비선형의 결합들이 사용될 수 있다.
도 6은 에러 계산기의 실시예를 기술한다. 에러 계산기(600)는 a) 입력 디 지털 신호(
Figure 112006077358651-PCT00034
) 및 b) 피드백 디지털 신호(
Figure 112006077358651-PCT00035
)를 입력으로서 가진다. 에러 계산기(600)는 두개의 입력들간의 차이를 취함으로서 에러 신호를 계산한다. 일부 실시예들에서, 디지털 신호(
Figure 112006077358651-PCT00036
)는 합산 노드(602)에 의하여 피드백 디지털 신호(
Figure 112006077358651-PCT00037
)로부터 감산된다. 일부 실시예들에서, 피드백 디지털 신호(
Figure 112006077358651-PCT00038
)는 합산 노드(602)에 의하여 디지털 신호(
Figure 112006077358651-PCT00039
)로부터 감산된다. 만일 피드백 디지털 신호(
Figure 112006077358651-PCT00040
)가 입력 디지털 신호(
Figure 112006077358651-PCT00041
)와 동일하면, 에러 신호는 제로이다.
도 7은 전력 증폭기 시스템의 왜곡을 감소시키기 위하여 디지털 신호를 사전 보상하는 신호 처리 시스템의 실시예를 기술한다. 입력 디지털 신호(
Figure 112006077358651-PCT00042
)는 디지털 신호 프로세서(700)에 입력된다. 입력 디지털 신호(
Figure 112006077358651-PCT00043
)는 전력 증폭기 시스템의 비선형 왜곡들과 유사한 신호를 계산하는 모델(702)에 전송된다. 모델 계산된 신호는 사전 보상된 디지털 신호를 생성하기 위하여 입력 디지털 신호(
Figure 112006077358651-PCT00044
)와 함께 합산 노드(706)에 전송된다. 사전 보상된 디지털 신호는 입력 디지털 신호(
Figure 112006077358651-PCT00045
)로부터 감산된 최종 전력 시스템 왜곡을 가진다. 이는 전력 증폭기 시스템 출력에서 왜곡을 감소시킨다. 다양한 실시예들에서, 모델 계산된 신호는 신호를 감산하는 단계, 신호를 반전시키는 단계, 신호의 위상을 시프트하는 단계, 또는 임의의 다른 적절한 기술과 같은 다양한 방식들로 입력 디지털 신호(
Figure 112006077358651-PCT00046
)로부터 제거된다. 에러 계산기(710)는 사전 보상된 디지털 신호 및 피드백 디지털 신호(
Figure 112006077358651-PCT00047
)에 기초하여 에러 신호를 계산한다. 에러 신호는 모델 적응기(708)에 입력된다. 모델 적응기(708)는 입력 디지털 신호(
Figure 112006077358651-PCT00048
)가 주어질때 전력 증폭기 시스템의 왜곡들을 계산할 수 있는 모델을 생성한다. 일부 실시예들에서, 모델은 적응형이다. 일부 실시예들에서, 모델 적응기(708)는 에러 신호를 가능한 제로에 근접하게 함으로서 모델을 계산하기 위하여 최소평균자승 적응을 사용한다. 일부 실시예들에서, 모델 적응기(708)는 에러 신호를 가능한 제로에 근접하게 함으로서 모델을 계산하기 위하여 순환적 최소평균 적응을 사용한다. 모델 적응기(708)는 모델(702) 및 에러 (710)에 모델 파라미터들을 공급한다.
도 8은 에러 계산기의 실시예를 기술한다. 에러 계산기(800)는 a) 사전 보상된 디지털 신호, b) 피드백 디지털 신호(
Figure 112006077358651-PCT00049
), 및 c) 모델 적응기 출력을 입력으로서 가진다. 에러 계산기(800)는 피드백 디지털 신호(
Figure 112006077358651-PCT00050
)간의 차이와 사전 보상된 디지털 신호 및 모델 처리된 사전 보상된 디지털 신호의 합을 취함으로서 에러 신호를 계산한다. 일부 실시예들에서, 합산 노드(804)에 의하여 생성된, 사전 보상된 디지털 신호 및 모델 처리된 사전보상된 디지털 신호의 합은 합산 노드(806)에 의하여 피드백 디지털 신호(
Figure 112006077358651-PCT00051
)로부터 감산된다. 사전 보상된 디지털 신호 및 모델 처리된 사전보상된 디지털 신호의 합은 입력 디지털 신호(
Figure 112006077358651-PCT00052
)와 거의 동일하다. 피드백 디지털 신호(
Figure 112006077358651-PCT00053
)는 입력 디지털 신호(
Figure 112006077358651-PCT00054
) + 사전 보상에 의하여 제거되지 않은 왜곡들과 거의 동일하다. 따라서, 피드백 디지털 신호(
Figure 112006077358651-PCT00055
)로부터 합을 감산하면, 사전 보상에 의하여 제거되지 않은 왜곡에 비례하는 에러 신호가 제공된다.
일부 실시예들에서, 피드백 디지털 신호(
Figure 112006077358651-PCT00056
)는 합산 노드(804)에 의하여 합산되는, 사전 보상된 디지털 신호 및 모델 처리된 사전 보상된 디지털 신호의 합으로부터 합산 노드(806)에 의하여 감산된다. 피드백 에러 신호의 전체 부호는 에러 신호를 제로로 구동시키는데 중요하지 않다. 일부 실시예들에서, 두개의 신호에 대한 감산 연산은 한 신호의 위상을 180°로 시프트하고 이를 다른 신호에 가산함으로서 달성된다. 일부 실시예들에서, 두개의 신호에 대한 감산 연산은 하나의 신호를 반전시키고 이를 다른 신호에 가산시킴으로서 달성된다.
도 9는 에러 계산기의 실시예를 기술한다. 에러 계산기(900)는 a) 사전 보상된 디지털 신호, b) 피드백 디지털 신호(
Figure 112006077358651-PCT00057
) 및 c) 모델 적응기 출력을 입력으로서 가진다. 에러 계산기(900)는 모델 처리된 피드백 디지털 신호(
Figure 112006077358651-PCT00058
)간의 차이와 피드백 디지털 신호(
Figure 112006077358651-PCT00059
) 및 사전 보상된 디지털 신호간의 차이를 취함으로서 에러 신호를 계산한다.
일부 실시예들에서, 피드백 디지털 신호(
Figure 112006077358651-PCT00060
) 및 사전 보상된 입력 신호의 반전의 차이는 사전 보상된 디지털 신호의 반전을 피드백 디지털 신호(
Figure 112006077358651-PCT00061
)에 가산함으로서 달성된다. 일부 실시예들에서, 모델 처리된 피드백 디지털 신호(
Figure 112006077358651-PCT00062
)는 사전 보상된 디지털 신호로부터 피드백 디지털 신호(
Figure 112006077358651-PCT00063
)를 감산하는 합산 노드(904)의 출력으로부터 합산 노드(906)에서 감산된다. 일부 실시예들에서, 신호들은 에러 신호의 전체 부호가 중요하지 않기 때문에 합산들에 대하여 다르다.
합산 노드(04)의 출력은 피드백 디지털 신호(
Figure 112006077358651-PCT00064
)로부터 감산된 사전 보상된 디지털 신호이거나, 또는 감산된 모델링된 왜곡들을 가진 입력 디지털 신호로부터 감산된 나머지 왜곡들(보상안됨)을 가진 입력 디지털 신호이다. 이는 합산 노드(904)의 출력에서 나머지 왜곡들에 가산된 모델링된 왜곡들을 산출한다. 모델 처리된 피드백 디지털 신호는 합산 노드(904)의 출력으로부터 감산된다. 모델 처리된 피드백 디지털 신호는 모델 처리된 입력 디지털 신호(
Figure 112006077358651-PCT00065
) 및 모델 처리된 나머지 왜곡들(다른 신호들보다 현저하게 작음)이다. 그래서, 합산 노드(906)의 출력은 입력 디지털 입력 신호(
Figure 112006077358651-PCT00066
)보다 작은 나머지 왜곡들 + 모델 처리된 입력 디지털 입력 신호(
Figure 112006077358651-PCT00067
)인, 모델 처리된 입력 디지털 입력 신호(
Figure 112006077358651-PCT00068
)보다 작은 합산 노드(904)의 출력이다. 이는 합산 노드(906)의 출력에서 나머지 왜곡들에 비례 하는 에러 신호를 산출한다.
비록 전술한 실시예들이 명확한 이해를 위하여 임의의 세부사항으로 기술되었을지라도, 본 발명은 제공된 세부사항들에 제한되지 않는다. 본 발명을 구현하기 위한 많은 대안 방식들이 존재한다. 기술된 실시예들은 예시적이며 제한적이지 않다.

Claims (38)

  1. 신호 처리 방법으로서,
    디지털 신호를 생성하는 단계;
    상기 디지털 신호를 아날로그 신호로 변환하는 단계;
    왜곡들을 가진 증폭된 아날로그 신호를 생성하는 단계;
    상기 증폭된 아날로그 신호를 샘플링 레이트로 피드백 디지털 신호로 변환하는 단계; 및
    상기 피드백 디지털 신호에 기초하여 상기 왜곡들의 모델을 업데이트하는 단계를 포함하는, 신호 처리 방법.
  2. 제 1항에 있어서, 상기 아날로그 신호로 변환하기 전에 상기 디지털 신호를 업시프트하는 단계, 및 상기 증폭된 아날로그 신호를 상기 피드백 디지털 신호로 변환하기 전에 다운시프트하는 단계를 더 포함하는, 신호 처리 방법.
  3. 제 1항에 있어서, 상기 증폭된 아날로그 신호를 생성하기 전에 상기 아날로그 신호를 업시프트하는 단계, 및 상기 증폭된 아날로그 신호를 상기 피드백 디지털 신호로 변환하기 전에 다운시프트하는 단계를 더 포함하는, 신호 처리 방법.
  4. 제 1항에 있어서, 상기 모델은 메모리 효과들을 포함하는, 신호 처리 방법.
  5. 제 1항에 있어서, 상기 모델은 유한 임펄스 응답 필터인, 신호 처리 방법.
  6. 제 1항에 있어서, 상기 모델은 무한 임펄스 응답 필터인, 신호 처리 방법.
  7. 제 1항에 있어서, 상기 모델은 비선형 저복잡성 필터인, 신호 처리 방법.
  8. 제 1항에 있어서, 상기 모델은 적응형인, 신호 처리 방법.
  9. 제 1항에 있어서, 상기 모델은 적응형이며, 상기 적응은 최소평균자승 적응(least mean squares adaptation)을 포함하는, 신호 처리 방법.
  10. 제 1항에 있어서, 상기 모델은 적응형이며, 상기 적응은 순환적 최소자승 적응인, 신호 처리 방법.
  11. 제 1항에 있어서, 상기 모델을 업데이트하는 단계는 선택가능 레이트에서 발생하는, 신호 처리 방법.
  12. 제 1항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 디지털 신호 및 상기 피 드백 디지털 신호간의 차이로부터 유도되는, 신호 처리 방법.
  13. 제 1항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 디지털 신호 및 상기 피드백 디지털 신호간의 차이로부터 유도되는, 신호 처리 방법.
  14. 제 1항에 있어서, 상기 디지털 신호 및 상기 왜곡들의 모델을 사용하여 상기 왜곡들을 보상하는 단계를 더 포함하는, 신호 처리 방법.
  15. 제 1항에 있어서, 상기 왜곡들을 보상하는 단계를 더 포함하며;
    상기 왜곡들을 보상하는 단계는 예측된 왜곡 디지털 신호를 생성하기 위하여 상기 모델을 사용하여 상기 디지털 신호를 처리하는 단계, 및 사전 보상된 디지털 신호를 생성하기 위하여 상기 디지털 신호로부터 상기 예측된 왜곡 디지털 신호를 감산하는 단계이며, 상기 사전 보상된 디지털 신호는 아날로그 신호로 변환되며, 상기 증폭된 아날로그 출력 신호의 왜곡들은 감소되는, 신호 처리 방법.
  16. 제 15항에 있어서, 상기 증폭된 아날로그 출력 신호의 왜곡들은 상기 피드백 디지털 신호의 샘플 레이트의 절반보다 높은 주파수들에 대하여 감소되는, 신호 처리 방법.
  17. 제 15항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 상기 모델을 계산하는 단계이며, 상기 에러 신호는 상기 사전 보상된 디지털 신호 및 상기 피드백 디지털 신호간의 차이로부터 유도되는, 신호 처리 방법.
  18. 제 15항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 피드백 디지털 신호와 상기 사전 보상된 디지털 신호 및 모델 처리된 사전 보상된 디지털 신호(model processed precompenated digital signal)의 합간의 차이로부터 유도되는, 신호 처리 방법.
  19. 제 15항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 피드백 디지털 신호와 상기 사전 보상된 디지털 신호의 합간의 차이와 상기 모델 처리된 피드백 디지털 신호간의 차이에 기초하여 유도되는, 신호 처리 방법.
  20. 신호 처리를 위한 시스템으로서,
    디지털 신호의 생성기;
    상기 디지털 신호를 아날로그 신호로 변환하는 제 1변환기;
    왜곡들을 가진 증폭된 아날로그 신호를 생성하는 증폭기;
    상기 증폭된 아날로그 신호를 샘플링 레이트로 피드백 디지털 신호로 변환하 는 제 2변환기; 및
    상기 피드백 디지털 신호에 기초하여 상기 왜곡들의 모델을 업데이트하는 업데이터를 포함하는, 신호 처리 시스템.
  21. 제 20항에 있어서, 상기 아날로그 신호로 변환하기 전에 상기 디지털 신호를 업시프트하는 업시프터, 및 상기 증폭된 아날로그 신호를 상기 피드백 디지털 신호로 변환하기 전에 다운시프트하는 다운시프터를 더 포함하는, 신호 처리 시스템.
  22. 제 20항에 있어서, 상기 증폭된 아날로그 신호를 생성하기 전에 상기 아날로그 신호를 업시프트하는 업시프터, 및 상기 증폭된 아날로그 신호를 상기 피드백 디지털 신호로 변환하기 전에 다운시프트하는 다운시프터를 더 포함하는, 신호 처리 시스템.
  23. 제 20항에 있어서, 상기 모델은 메모리 효과들을 포함하는, 신호 처리 시스템.
  24. 제 20항에 있어서, 상기 모델은 유한 임펄스 응답 필터인, 신호 처리 시스템.
  25. 제 20항에 있어서, 상기 모델은 무한 임펄스 응답 필터인, 신호 처리 시스 템.
  26. 제 20항에 있어서, 상기 모델은 비선형 저복잡성 필터인, 신호 처리 시스템.
  27. 제 20항에 있어서, 상기 모델은 적응형인, 신호 처리 시스템.
  28. 제 20항에 있어서, 상기 모델은 적응형이며, 상기 적응은 최소평균자승 적응을 포함하는, 신호 처리 시스템.
  29. 제 20항에 있어서, 상기 모델은 적응형이며, 상기 적응은 순환적 최소자승 적응인, 신호 처리 시스템.
  30. 제 20항에 있어서, 상기 모델 업데이트는 선택가능 레이트에서 이루어지는, 신호 처리 방법.
  31. 제 20항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 디지털 신호 및 상기 피드백 디지털 신호로부터 유도되는, 신호 처리 시스템.
  32. 제 20항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기 초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 디지털 신호 및 상기 피드백 디지털 신호간의 차이로부터 유도되는, 신호 처리 시스템.
  33. 제 20항에 있어서, 상기 디지털 신호 및 상기 왜곡들의 모델을 사용하여 상기 왜곡들을 보상하는 단계를 더 포함하는, 신호 처리 시스템.
  34. 제 20항에 있어서, 왜곡보상 단계를 더 포함하며;
    상기 왜곡들을 보상하는 단계는 예측된 왜곡 디지털 신호를 생성하기 위하여 상기 모델을 사용하여 상기 디지털 신호를 처리하고, 및 상기 사전 보상된 디지털 신호를 생성하기 위하여 상기 디지털 신호로부터 상기 예측된 왜곡 디지털 신호를 감산하는 단계이며, 상기 사전 보상된 디지털 신호는 상기 아날로그 신호로 변환되며, 상기 증폭된 아날로그 출력 신호의 왜곡들은 감소되는, 신호 처리 시스템.
  35. 제 34항에 있어서, 상기 증폭된 아날로그 출력 신호의 왜곡들은 상기 피드백 디지털 신호의 샘플 레이트의 절반보다 높은 주파수들에 대하여 감소되는, 신호 처리 시스템.
  36. 제 34항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 상기 모델을 계산하는 단계이며, 상기 에러 신호는 상기 사전 보상된 디지털 신호 및 상기 피드백 디지털 신호로부터 유도되는, 신호 처리 시스템.
  37. 제 34항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 피드백 디지털 신호간의 차이와 상기 사전 보상된 디지털 신호 및 모델 처리된 사전 보상된 디지털 신호의 합간의 차이로부터 유도되는, 신호 처리 시스템.
  38. 제 34항에 있어서, 상기 모델을 업데이트하는 단계는 생성된 에러 신호에 기초하여 모델을 계산하는 단계이며, 상기 에러 신호는 상기 피드백 디지털 신호 및 상기 사전 보상된 디지털 신호간의 차이와 상기 모델 처리된 피드백 디지털 신호간의 차이에 기초하여 유도되는, 신호 처리 시스템.
KR1020067022218A 2004-03-25 2005-03-24 전력 증폭기의 모델 기반 왜곡 감소 KR20070026478A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US55665804P 2004-03-25 2004-03-25
US60/556,658 2004-03-25
US11/091,022 US7429892B2 (en) 2004-03-25 2005-03-24 Model based distortion reduction for power amplifiers
US11/091,022 2005-03-24

Publications (1)

Publication Number Publication Date
KR20070026478A true KR20070026478A (ko) 2007-03-08

Family

ID=34989095

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067022218A KR20070026478A (ko) 2004-03-25 2005-03-24 전력 증폭기의 모델 기반 왜곡 감소

Country Status (8)

Country Link
US (4) US7429892B2 (ko)
EP (1) EP1735906A4 (ko)
JP (1) JP4909261B2 (ko)
KR (1) KR20070026478A (ko)
CN (1) CN101061633B (ko)
AU (1) AU2005228156B2 (ko)
CA (1) CA2560281A1 (ko)
WO (1) WO2005094537A2 (ko)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7469491B2 (en) 2004-01-27 2008-12-30 Crestcom, Inc. Transmitter predistortion circuit and method therefor
US7342976B2 (en) * 2004-01-27 2008-03-11 Crestcom, Inc. Predistortion circuit and method for compensating A/D and other distortion in a digital RF communications transmitter
JP4909261B2 (ja) 2004-03-25 2012-04-04 ネットロジック・マイクロシステムズ・インコーポレーテッド 電力増幅器におけるモデルに基づく歪み低減
US8380773B2 (en) * 2005-02-18 2013-02-19 Netlogic Microsystems, Inc. System and method for adaptive nonlinear filtering
US7606539B2 (en) * 2006-08-07 2009-10-20 Infineon Technologies Ag Adaptive predistorter coupled to a nonlinear element
US7869550B2 (en) * 2006-09-29 2011-01-11 Optichron, Inc. Nonlinear digital signal processor
US8032336B2 (en) * 2006-09-29 2011-10-04 Netlogic Microsystems, Inc. Distortion cancellation using adaptive linearization
WO2008042221A2 (en) * 2006-09-29 2008-04-10 Optichron, Inc. Low power and low complexity adaptive self-linearization
US8041757B2 (en) 2006-09-29 2011-10-18 Netlogic Microsystems, Inc. Low power and low complexity adaptive self-linearization
US8370113B2 (en) 2006-09-29 2013-02-05 Netlogic Microsystems, Inc. Low-power and low-cost adaptive self-linearization system with fast convergence
US8228218B2 (en) * 2007-10-30 2012-07-24 Technion Research And Development Foundation Ltd. Method and apparatus for reconstructing digitized distorted signals
JP5115976B2 (ja) * 2008-05-26 2013-01-09 日本無線株式会社 プリディストータ
EP2462456B8 (en) * 2009-08-03 2018-10-31 SOF-TEK Integrators, Inc. dba OP-Test System and method of testing high brightness led (hbled)
US8660207B2 (en) * 2011-05-12 2014-02-25 Andrew Llc Digital pre-distortion with carrier cancellation
JP5782361B2 (ja) * 2011-11-01 2015-09-24 株式会社日立国際電気 ディジタル・プリディストーション方式及び増幅装置
CN103947106B (zh) * 2011-11-17 2017-08-15 美国亚德诺半导体公司 一种用于使非线性的系统元件线性化的方法、系统及设备
US8923787B2 (en) * 2012-07-05 2014-12-30 Pierre-André LAPORTE Low sampling rate adaptation scheme for dual-band linearization
JP6098336B2 (ja) 2012-09-25 2017-03-22 住友電気工業株式会社 歪補償装置および無線通信装置
EP3000175B1 (en) 2013-05-20 2019-02-27 Analog Devices, Inc. Relaxed digitization system linearization
JP6123497B2 (ja) * 2013-06-03 2017-05-10 住友電気工業株式会社 歪補償装置および無線通信装置
US9712121B2 (en) * 2014-11-22 2017-07-18 Telefonaktiebolaget Lm Ericsson (Publ) Circuits for linearizing an output signal of a non-linear component and related devices and methods
US9484962B1 (en) * 2015-06-05 2016-11-01 Infineon Technologies Ag Device and method for adaptive digital pre-distortion

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6482927B1 (en) * 1995-11-27 2002-11-19 Millennium Pharmaceuticals, Inc. Chimeric proteins comprising the extracellular domain of murine Ob receptor
US5923712A (en) * 1997-05-05 1999-07-13 Glenayre Electronics, Inc. Method and apparatus for linear transmission by direct inverse modeling
DE59810878D1 (de) * 1997-07-08 2004-04-08 Siemens Ag Sendeeinrichtung
US5959500A (en) * 1998-01-26 1999-09-28 Glenayre Electronics, Inc. Model-based adaptive feedforward amplifier linearizer
US6054894A (en) * 1998-06-19 2000-04-25 Datum Telegraphic Inc. Digital control of a linc linear power amplifier
US6281936B1 (en) 1999-05-14 2001-08-28 Harris Corporation Broadcast transmission system with sampling and correction arrangement for correcting distortion caused by amplifying and signal conditioning components
US6356146B1 (en) 1999-07-13 2002-03-12 Pmc-Sierra, Inc. Amplifier measurement and modeling processes for use in generating predistortion parameters
WO2001008319A1 (fr) 1999-07-28 2001-02-01 Fujitsu Limited Dispositif radio avec compensation de distorsion
CN1389987A (zh) * 2001-06-01 2003-01-08 Lg电子株式会社 模拟正交调制器误差补偿装置及方法
JP3581859B2 (ja) * 2001-11-13 2004-10-27 島田理化工業株式会社 歪補償送信増幅器
US7058369B1 (en) * 2001-11-21 2006-06-06 Pmc-Sierra Inc. Constant gain digital predistortion controller for linearization of non-linear amplifiers
EP1318643B1 (en) 2001-12-05 2007-05-02 Telefonaktiebolaget LM Ericsson (publ) Method and device for performing adaptive predistortion
JP2003188747A (ja) * 2001-12-17 2003-07-04 Fujitsu Ltd 歪補償送信装置
FR2835120B1 (fr) * 2002-01-21 2006-10-20 Evolium Sas Procede et dispositif de preparation de signaux destines a etre compares pour etablir une pre-distorsion sur l'entree d'un amplificateur
US7313199B2 (en) 2002-03-21 2007-12-25 Hypres, Inc. Power amplifier linearization
JP2003347944A (ja) * 2002-05-24 2003-12-05 Fujitsu Ltd 歪補償送信装置
JP3872726B2 (ja) 2002-06-12 2007-01-24 富士通株式会社 送信増幅器
JP4394409B2 (ja) * 2003-09-25 2010-01-06 株式会社日立国際電気 プリディストーション方式歪補償機能付き増幅器
US7099399B2 (en) * 2004-01-27 2006-08-29 Crestcom, Inc. Distortion-managed digital RF communications transmitter and method therefor
US7577211B2 (en) * 2004-03-01 2009-08-18 Powerwave Technologies, Inc. Digital predistortion system and method for linearizing an RF power amplifier with nonlinear gain characteristics and memory effects
WO2005104354A2 (en) 2004-03-25 2005-11-03 Optichron, Inc. Low-complexity nonlinear filters
JP4909261B2 (ja) 2004-03-25 2012-04-04 ネットロジック・マイクロシステムズ・インコーポレーテッド 電力増幅器におけるモデルに基づく歪み低減
CN1953632B (zh) 2005-10-20 2010-12-08 鸿富锦精密工业（深圳）有限公司 开路保护电路

Also Published As

Publication number Publication date
EP1735906A2 (en) 2006-12-27
CN101061633A (zh) 2007-10-24
AU2005228156A1 (en) 2005-10-13
CN101061633B (zh) 2010-05-05
JP2007531414A (ja) 2007-11-01
WO2005094537A2 (en) 2005-10-13
AU2005228156B2 (en) 2010-07-22
US20100141490A1 (en) 2010-06-10
WO2005094537A3 (en) 2007-05-18
JP4909261B2 (ja) 2012-04-04
EP1735906A4 (en) 2009-07-08
US8248159B2 (en) 2012-08-21
US7429892B2 (en) 2008-09-30
US7688139B2 (en) 2010-03-30
US20120046925A1 (en) 2012-02-23
CA2560281A1 (en) 2005-10-13
US8330540B2 (en) 2012-12-11
US20050212596A1 (en) 2005-09-29
US20090021304A1 (en) 2009-01-22

Similar Documents

Publication Publication Date Title
US8248159B2 (en) Model based distortion reduction for power amplifiers
CN103299542B (zh) 用于数字预失真器的正交基函数集
KR101077499B1 (ko) 주파수 의존 비선형성들을 통합하는 증폭기 모델을 사용하는 적응성 디지털 전치왜곡
KR100837743B1 (ko) Ｒｆ 전력 증폭기 내에서 메모리 효과들을 정정하는 디지털 전치 왜곡 시스템 및 방법
US6794939B2 (en) Signal predistortion using a combination of multiple predistortion techniques
CN103201950B (zh) 用于功率放大器数字预失真中的具有可变抽头延迟线的联合过程估计器
US9197262B2 (en) Low-power and low-cost adaptive self-linearization system with fast convergence
KR20090112767A (ko) 적응형 부대역 전치왜곡기를 사용한 ｒｆ 전력 증폭기의 선형화
US10756682B1 (en) Compensating for transmitter nonlinearities
US8660820B2 (en) Distortion cancellation using adaptive linearization
KR20040071556A (ko) 복소 벡터 곱셈을 이용하는 다항식형 전치보상기 및 방법
US7412469B2 (en) Power amplifier pre-distorter training
EP3007354B1 (en) Distortion compensation apparatus and wireless communication apparatus
KR20120070047A (ko) 비선형 왜곡의 보상을 위한 전치 왜곡 장치 및 방법
JP4996503B2 (ja) 歪補償回路及びプリディストーション型歪補償増幅器
JP4996502B2 (ja) 歪補償回路及びプリディストーション型歪補償増幅器
WO2004025885A2 (en) Apparatus and method, improving output signal from nonlinear device through dynamic signal pre-distortion based upon lagrange interpolation
KR102097521B1 (ko) 고주파 증폭 장치 및 왜곡보상 방법
CN104242833A (zh) 失真补偿设备
JP2010050640A (ja) ディジタルプリディストータ、信号処理方法、プログラム、および記録媒体

Legal Events

Date Code Title Description
PA0105 International application

Patent event date: 20061025

Patent event code: PA01051R01D

Comment text: International Patent Application

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20100324

Comment text: Request for Examination of Application

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20110519

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20110831

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20110519

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I