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KR20060074241A - 반도체 소자의 콘택 제조방법 - Google Patents

반도체 소자의 콘택 제조방법 Download PDF

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KR20060074241A
KR20060074241A KR1020040112913A KR20040112913A KR20060074241A KR 20060074241 A KR20060074241 A KR 20060074241A KR 1020040112913 A KR1020040112913 A KR 1020040112913A KR 20040112913 A KR20040112913 A KR 20040112913A KR 20060074241 A KR20060074241 A KR 20060074241A
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Abstract

본 발명은 반도체 소자의 콘택 및 그 제조방법에 관한 것으로, 트랜지스터가 형성된 기판의 표면을 평탄화함과 아울러 기판의 선택된 영역을 배선과 전기적으로 연결시키기 위한 비피에스지나 피에스지와 같은 유동성 재질의 절연막에 보이드가 발생하여 콘택홀을 형성하기 위해 식각할 때, 게이트 산화막과 같은 인접하는 경계막을 손상시키더라도 콘택홀의 측벽에 잔류하는 질화막이 콘택홀에 채워지는 도전물질이 손상된 경계막에 영향을 주는 것을 차단할 수 있게 된다.
보이드, 비피에스지, 피에스지, 콘택홀, 단락불량

Description

반도체 소자의 콘택 및 그 제조방법{Contact Structure for Semiconductor Device and Fabricating Method thereof}
도 1은 비피에스지나 피에스지와 같은 유동성 재질의 절연막에 형성된 보이드(Void)를 보인 예시도.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택구조 제조방법을 순차적으로 보인 예시도.
***도면의 주요부분에 대한 부호의 설명***
21:기판 22:게이트 산화막
23:제1절연막 24:콘택홀
25:제2절연막 26:배리어 금속
27:텅스텐 28:배선
본 발명은 반도체 소자의 콘택 및 그 제조방법에 관한 것으로, 보다 상세하게는 다층 금속배선들과 기판의 선택된 영역들을 전기적으로 연결시키는 콘택(Contact)불량에 의한 반도체 소자의 오동작을 방지하기에 적당하도록 한 반도체 소자의 콘택 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 복수의 트랜지스터들이 형성된 기판 상에 절연막을 형성한 다음 트랜지스터의 게이트나 소스/드레인 등이 선택적으로 노출되도록 식각하고, 도전물질을 채워 넣어 콘택을 형성한 다음 콘택과 연결되는 배선을 패터닝하여 전기적으로 구동되도록 설계된다.
상기 절연막은 기판 표면의 평탄화를 위해 비피에스지(BPSG)나 피에스지(PSG)와 같은 유동성을 갖는 재질로 형성되는데, 최근 반도체 소자의 고집적화로 인해 트랜지스터들의 사이즈와 트랜지스터들이 이격되는 간격이 미세해짐에 따라 게이트 사이에 채워지는 비피에스지나 피에스지와 같은 절연막에 보이드(Void)가 발생되어 후속 콘택 형성시 반도체 소자의 불량을 발생시키는 요인이 되고 있다.
도 1은 비피에스지나 피에스지와 같은 유동성 재질의 절연막에 형성된 보이드(Void)를 보인 예시도로서, 이를 참조하여 종래 반도체 소자의 콘택 및 그 제조방법을 설명하면 다음과 같다.
먼저, 기판(11) 상에 복수의 게이트(12)와 소스/드레인(미도시)으로 구성되는 복수의 트랜지스터들을 동시에 형성한다.
그리고, 상기 복수의 트랜지스터들이 형성된 기판(11)의 상부전면에 제1절연막(13)을 형성한 다음 배선과 연결될 영역이 노출되도록 선택적으로 식각한다.
그리고, 상기 제1절연막(13)이 선택적으로 식각된 기판(11)의 상부전면에 비피에스지나 피에스지와 같은 유동성 재질의 제2절연막(14)을 형성하여 표면을 평탄화시킨다. 이때, 반도체 소자의 고집적화로 인해 트랜지스터들의 사이즈와 트랜지 스터들이 이격되는 간격이 미세해짐에 따라 게이트(12) 사이에 채워지는 제2절연막(14)에 보이드(15)가 발생된다.
이후, 도 1에 도시되지는 않았지만, 상기 제2절연막(14)의 보이드(15)가 발생된 영역을 식각하여 배선과 연결될 영역이 노출되는 콘택홀(Contact Hole)을 형성하고, 배리어 금속(Barrier Metal)과 텅스텐을 증착하여 콘택홀을 채움으로써, 콘택을 형성한 다음 도전물질을 패터닝하여 콘택과 전기적으로 연결되는 배선을 형성한다.
그러나, 상기한 바와 같은 종래 반도체 소자의 콘택 및 그 제조방법은 제2절연막(14)에 발생된 보이드(15)로 인해 콘택홀을 형성하기 위한 제2절연막(14)의 식각시 게이트 산화막과 같은 인접하는 경계막을 손상시키게 되고, 따라서 콘택을 형성하기 위해 배리어 금속과 텅스텐을 증착하는 경우에 트랜지스터의 단락불량(Short Fail) 등을 유발하여 반도체 소자가 오동작하게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 창안한 것으로, 본 발명의 목적은 다층 금속배선들과 기판의 선택된 영역들을 전기적으로 연결시키는 콘택불량에 의한 반도체 소자의 오동작을 방지할 수 있는 반도체 소자의 콘택 및 그 제조방법을 제공하는데 있다.
상기 본 발명의 목적을 달성하기 위한 반도체 소자의 콘택은 기판과; 상기 기판 상에 형성된 복수의 트랜지스터들과; 상기 복수의 트랜지스터들이 형성된 기 판 상에 형성된 제1절연막과; 상기 기판의 일부가 노출되도록 제1절연막의 일부가 식각된 콘택홀과; 상기 콘택홀의 측벽에 형성된 제2절연막과; 상기 제2절연막이 측벽에 형성된 콘택홀을 채우는 적어도 하나의 도전막과; 상기 제1절연막의 상부에 패터닝되어 상기 도전막과 전기적으로 연결되는 배선을 구비하여 구성되는 것을 특징으로 한다.
그리고, 상기 본 발명의 목적을 달성하기 위한 반도체 소자의 콘택 제조방법은 기판 상에 복수의 트랜지스터들을 형성하는 공정과; 상기 기판 상에 제1절연막을 형성한 다음 상기 복수의 트랜지스터들이 형성된 기판의 일부가 노출되도록 제1절연막의 일부를 식각하여 콘택홀을 형성하는 공정과; 상기 제1절연막의 상부전면에 제2절연막을 형성한 다음 제2절연막이 콘택홀의 측벽에만 잔류하도록 선택적으로 식각하는 공정과; 상기 제1절연막의 상부전면에 적어도 하나의 도전막을 형성한 다음 제1절연막이 노출될때까지 평탄화하여 상기 콘택홀이 채워진 콘택을 형성하는 공정과; 상기 제1절연막의 상부전면에 도전물질을 형성한 다음 패터닝하여 상기 콘택과 전기적으로 연결되는 배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
상기한 바와같은 본 발명에 의한 반도체 소자의 콘택 및 그 제조방법을 첨부한 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
도 2a 내지 도 2c는 본 발명에 의한 반도체 소자의 콘택 제조방법을 순차적으로 보인 예시도이다.
먼저, 도 2a에 도시된 바와 같이, 기판(21) 상에 복수의 게이트(미도시)와 소스/드레인(미도시)으로 구성되는 복수의 트랜지스터들을 동시에 형성한 다음 상부전면에 비피에스지나 피에스지와 같은 유동성 재질의 제1절연막(23)을 형성하여 표면을 평탄화시킨 다음 후술할 배선(28)과 연결될 영역이 노출되도록 콘택홀(24)을 형성한다. 이때, 트랜지스터의 게이트는 기판(21) 상에 게이트산화막(22), 게이트 전극 및 보호층이 패터닝되는 다층구조로 형성되지만, 도 2a 내지 도 2c에서는 본 발명의 핵심내용에 대한 설명을 집중시키기 위해 게이트산화막(22) 만을 도시하였다.
그리고, 도 2b에 도시된 바와같이 ,상기 결과물의 상부전면에 제2절연막(25)을 형성한 다음 제2절연막(25)이 콘택홀(24)의 측벽에만 잔류하도록 식각한다. 이때, 제2절연막(25)으로는 질화막을 20~50Å 정도의 두께로 형성하고, 제2절연막(25)의 식각은 F 계열의 가스를 사용한 건식으로 실시함으로써, 제1절연막(23)의 상부 및 콘택홀(24)의 바닥에 형성된 제2절연막(25)을 선택적으로 제거한다.
그리고, 도 2c에 도시된 바와같이, 상기 결과물의 상부전면에 배리어 금속(26)과 텅스텐(27)을 증착하고, 제1절연막(23)이 노출될때까지 평탄화하여 상기 콘택홀(24)의 내부에 배리어 금속(26)과 텅스텐(27)을 채워 넣어 콘택을 형성한다.
계속해서, 상기 제1절연막(23)의 상부전면에 도전물질을 형성한 다음 패터닝하여 상기 콘택과 전기적으로 연결되는 배선(28)을 형성한다. 이때, 배선(28)의 도전물질로는 저항값이 낮은 알루미늄 재질이 적용될 수 있다.
상기한 바와 같은 본 발명에 의한 반도체 소자의 콘택 및 그 제조방법은 제1절연막(23)에 보이드가 발생하더라도 제1절연막(23)을 식각하여 콘택홀(24)을 형성 하고, 그 콘택홀(24)에 배리어 금속(26)과 텅스텐(27)을 채워 넣어 콘택을 형성하는 경우에 콘택홀(24)의 측벽에 제2절연막(25)이 잔류하기 때문에 트랜지스터의 단락불량이 발생되는 것을 방지할 수 있게 된다.
상술한 바와같이 본 발명에 의한 반도체 소자의 콘택 및 그 제조방법은 트랜지스터가 형성된 기판의 표면을 평탄화함과 아울러 기판의 선택된 영역을 배선과 전기적으로 연결시키기 위한 비피에스지나 피에스지와 같은 유동성 재질의 절연막에 보이드가 발생하여 콘택홀을 형성하기 위해 식각할 때, 게이트 산화막과 같은 인접하는 경계막을 손상시키더라도 콘택홀의 측벽에 잔류하는 질화막이 콘택홀에 채워지는 도전물질이 손상된 경계막에 영향을 주는 것을 차단할 수 있게 된다.
따라서, 콘택 불량에 기인하는 트랜지스터의 단락불량 등을 방지하여 반도체소자의 오동작을 방지할 수 있는 효과가 있다.

Claims (6)

  1. 기판과;
    상기 기판 상에 형성된 복수의 트랜지스터들과;
    상기 복수의 트랜지스터들이 형성된 기판 상에 형성된 제1절연막과;
    상기 기판의 일부가 노출되도록 제1절연막의 일부가 식각된 콘택홀과;
    상기 콘택홀의 측벽에 형성된 제2절연막과;
    상기 제2절연막이 측벽에 형성된 콘택홀을 채우는 적어도 하나의 도전막과;
    상기 제1절연막의 상부에 패터닝되어 상기 도전막과 전기적으로 연결되는 배선을 구비하여 구성되는 것을 특징으로 하는 반도체 소자의 콘택.
  2. 제 1 항에 있어서,
    상기 제1절연막은 비피에스지나 피에스지와 같은 유동성 재질인 것을 특징으로 하는 반도체 소자의 콘택.
  3. 제 1 항에 있어서,
    상기 제2절연막은 질화막인 것을 특징으로 하는 반도체 소자의 콘택.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 제2절연막의 두께는 20~50Å 인 것을 특징으로 하는 반도체 소자의 콘 택.
  5. 기판 상에 복수의 트랜지스터들을 형성하는 공정과;
    상기 기판 상에 제1절연막을 형성한 다음 상기 복수의 트랜지스터 들이 형성된 기판의 일부가 노출되도록 제1절연막의 일부를 식각하여 콘택홀을 형성하는 공정과;
    상기 제1절연막의 상부전면에 제2절연막을 형성한 다음 제2절연막이 콘택홀의 측벽에만 잔류하도록 선택적으로 식각하는 공정과;
    상기 제1절연막의 상부전면에 적어도 하나의 도전막을 형성한 다음 제1절연막이 노출될때까지 평탄화하여 상기 콘택홀이 채워진 콘택을 형성하는 공정과;
    상기 제1절연막의 상부전면에 도전물질을 형성한 다음 패터닝하여 상기 콘택과 전기적으로 연결되는 배선을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
  6. 제 5 항에 있어서,
    상기 제1절연막의 상부전면에 제2절연막을 형성한 다음 제2절연막이 콘택홀의 측벽에만 잔류하도록 선택적으로 식각하는 공정은
    상기 제2절연막으로는 질화막을 20~50Å 정도의 두께로 형성한 다음 F 계열의 가스를 사용한 건식으로 식각하는 것을 특징으로 하는 반도체 소자의 콘택 제조방법.
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