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KR20060056550A - Improved data output control circuit of semiconductor memory device - Google Patents

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KR20060056550A
KR20060056550A KR1020040095677A KR20040095677A KR20060056550A KR 20060056550 A KR20060056550 A KR 20060056550A KR 1020040095677 A KR1020040095677 A KR 1020040095677A KR 20040095677 A KR20040095677 A KR 20040095677A KR 20060056550 A KR20060056550 A KR 20060056550A
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signal
clock signal
internal clock
clock
data output
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주식회사 하이닉스반도체
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Abstract

본 발명은 개선된 반도체 메모리 장치의 데이터 출력 제어 회로에 관한 것으로, 본 발명에 따른 반도체 메모리 장치의 데이터 출력 제어 회로는 외부 클럭 신호에 기초하여 내부 클럭 신호를 발생하고, 내부 클럭 신호를 하나의 신호 라인을 통하여 출력하는 클럭 신호 발생기와, 신호 라인을 통하여 수신된 내부 클럭 신호에 기초하여 상보 내부 클럭 신호들을 발생하고, 상보 내부 클럭 신호들에 응답하여 데이터 출력 제어 신호들을 발생하는 데이터 출력 제어부를 포함한다. 본 발명에서는 클럭 신호 발생기에 의해 발생된 내부 클럭 신호가 하나의 신호 라인을 통하여 데이터 출력 제어부에 전달되고, 클럭 신호 발생기가 단일의 내부 클럭 신호만을 발생하면 되므로, 상기 신호 라인에 의한 레이 아웃 면적이 감소될 수 있고, 전체 칩 사이즈가 감소될 수 있다.The present invention relates to an improved data output control circuit of a semiconductor memory device, wherein the data output control circuit of a semiconductor memory device according to the present invention generates an internal clock signal based on an external clock signal, and converts the internal clock signal into one signal. A clock signal generator output through the line and a data output control unit generating complementary internal clock signals based on the internal clock signal received through the signal line, and generating data output control signals in response to the complementary internal clock signals. do. In the present invention, since the internal clock signal generated by the clock signal generator is transmitted to the data output controller through one signal line, and the clock signal generator only needs to generate a single internal clock signal, the layout area by the signal line is increased. It can be reduced, and the overall chip size can be reduced.

내부 클럭 신호 발생기, 데이터 출력 제어부Internal Clock Signal Generator, Data Output Control

Description

개선된 반도체 메모리 장치의 데이터 출력 제어 회로{IMPROVED DATA OUTPUT CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}IMPROVED DATA OUTPUT CONTROL CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}

도 1은 종래의 반도체 메모리 장치의 데이터 출력 제어 회로를 도시한 도면이다.1 is a diagram illustrating a data output control circuit of a conventional semiconductor memory device.

도 2는 본 발명의 반도체 메모리 장치의 데이터 출력 제어 회로를 도시한 도면이다.2 is a diagram illustrating a data output control circuit of the semiconductor memory device of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

101 : 클럭 신호 발생기101: clock signal generator

102 : 데이터 출력 제어부102: data output control unit

103 : 신호 라인 103: signal line

121, 140, 150, 160 : 클럭 분배기121, 140, 150, 160: clock divider

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 데이터 출력 제어 회로에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly to a data output control circuit.

일반적으로, 동기식 반도체 메모리 장치의 데이터 입출력 동작들은 외부 클 럭 신호에 기초하여 발생되는 내부 클럭 신호에 동기하여 이루어진다. 따라서 동기식 반도체 메모리 장치의 데이터 출력 제어 회로는 상기 내부 클럭 신호를 발생하는 클럭 신호 발생기를 구비한다. 도 1은 종래의 반도체 메모리 장치의 데이터 출력 제어 회로(10)를 도시한 도면이다. 상기 데이터 출력 제어 회로(10)는 클럭 신호 발생기(20), 제1 및 제2 클럭 드라이버들(30, 40), 및 데이터 출력 제어부(50)를 포함한다. 상기 클럭 신호 발생기(20)는 클럭 버퍼(60), 제1 클럭 발생기(70), 및 제2 클럭 발생기(80)를 포함한다. 또, 상기 데이터 출력 제어부(50)는 출력 인에이블 제어부(51), 제1 출력 제어부(52), 및 제3 출력 제어부(53)를 포함한다. 도 1에 도시된 것과 같이, 상기 클럭 신호 발생기(20)는 외부 클럭 신호(Eclk)로부터 내부 클럭 신호들(Rclk_DLL, Fclk_DLL)을 각각 발생하고, 상기 내부 클럭 신호들(Rclk_DLL, Fclk_DLL)은 상기 제1 및 제2 클럭 드라이버들(30, 40)에 의해 신호 라인들(91, 92)을 통하여 각각 출력된다. 통상적으로, 상기 신호 라인들(91, 92)의 폭은 수 천 ㎛이고, 상기 신호 라인들(91, 92)에는 상기 출력 인에이블 제어부(51), 상기 제1 출력 제어부(52), 및 상기 제3 출력 제어부(53)가 각각 연결된다. 상술한 것과 같이, 상기 데이터 출력 제어 회로(10)에서는 상기 내부 클럭 신호들(Rclk_DLL, Fclk_DLL)을 상기 데이터 출력 제어부(50)에 전달하기 위해 두 개의 상기 신호 라인들(91, 92)이 사용되므로, 레이아웃(Layout) 면적이 증가되는 문제점이 있다. 또한, 상기 클럭 신호 발생기(20)가 상기 내부 클럭 신호들(Rclk_DLL, Fclk_DLL)을 각각 발생하기 위해 상기 제1 및 제2 클럭 발생기들(70, 80)을 구비해야 하므로, 전체 칩 사이즈가 증가되는 문제점이 있다.In general, data input / output operations of a synchronous semiconductor memory device are performed in synchronization with an internal clock signal generated based on an external clock signal. Therefore, the data output control circuit of the synchronous semiconductor memory device includes a clock signal generator for generating the internal clock signal. 1 is a diagram illustrating a data output control circuit 10 of a conventional semiconductor memory device. The data output control circuit 10 includes a clock signal generator 20, first and second clock drivers 30 and 40, and a data output controller 50. The clock signal generator 20 includes a clock buffer 60, a first clock generator 70, and a second clock generator 80. In addition, the data output controller 50 includes an output enable controller 51, a first output controller 52, and a third output controller 53. As illustrated in FIG. 1, the clock signal generator 20 generates internal clock signals Rclk_DLL and Fclk_DLL from an external clock signal Eclk, respectively, and the internal clock signals Rclk_DLL and Fclk_DLL are configured as the first clock signal generator. The first and second clock drivers 30 and 40 output the signal lines 91 and 92, respectively. Typically, the widths of the signal lines 91 and 92 are thousands of micrometers, and the output enable control unit 51, the first output control unit 52, and the signal lines 91 and 92 may be formed in the signal lines 91 and 92. Third output controllers 53 are connected, respectively. As described above, in the data output control circuit 10, two signal lines 91 and 92 are used to transmit the internal clock signals Rclk_DLL and Fclk_DLL to the data output controller 50. There is a problem in that the layout area is increased. In addition, since the clock signal generator 20 must include the first and second clock generators 70 and 80 to generate the internal clock signals Rclk_DLL and Fclk_DLL, respectively, the total chip size is increased. There is a problem.

따라서, 본 발명이 이루고자 하는 기술적 과제는 클럭 신호 발생기에 의해 발생된 내부 클럭 신호를 하나의 신호 라인을 통하여 데이터 출력 제어부에 전달함으로써, 레이 아웃 면적을 감소시키고, 전체 칩 사이즈를 감소시킬 수 있는 반도체 메모리 장치의 데이터 출력 제어 회로를 제공하는데 있다. Accordingly, a technical problem of the present invention is to deliver an internal clock signal generated by a clock signal generator to a data output controller through one signal line, thereby reducing the layout area and reducing the overall chip size. The present invention provides a data output control circuit of a memory device.

상기한 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치의 데이터 출력 제어 회로는 외부 클럭 신호에 기초하여 내부 클럭 신호를 발생하고, 내부 클럭 신호를 하나의 신호 라인을 통하여 출력하는 클럭 신호 발생기; 및 신호 라인을 통하여 수신된 내부 클럭 신호에 기초하여 상보 내부 클럭 신호들을 발생하고, 상보 내부 클럭 신호들에 응답하여 데이터 출력 제어 신호들을 발생하는 데이터 출력 제어부를 구비하는 것을 특징으로 한다.According to another aspect of the present invention, a data output control circuit of a semiconductor memory device may include a clock signal generator configured to generate an internal clock signal based on an external clock signal and to output the internal clock signal through one signal line; And a data output controller configured to generate complementary internal clock signals based on the internal clock signal received through the signal line, and to generate data output control signals in response to the complementary internal clock signals.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the disclosure of the present invention and to those skilled in the art. It is provided for complete information.

도 2는 본 발명의 반도체 메모리 장치의 데이터 출력 제어 회로(100)를 도시한 도면이다. 도 2를 참고하면, 상기 데이터 출력 제어 회로(100)는 클럭 신호 발생기(101)와, 신호 라인(103)을 통하여 클럭 신호 발생기(101)에 연결되는 데이터 출력 제어부(102)를 포함한다. 상기 클럭 신호 발생기(101)는 클럭 버퍼(111), 위상 검출기(112), 딜레이부(113), 클럭 분배기(120), DCC(Duty Cycle Correction) 믹서(Mixer)(114), 리플리카(replica) 딜레이부(115), 및 클럭 드라이버(130)를 포함한다. 상기 클럭 버퍼(111)는 외부 클럭 신호(Eclk)를 수신하여 출력한다. 상기 위상 검출기(112)는 상기 클럭 버퍼(111)로부터 수신되는 상기 외부 클럭 신호(Eclk)와 기준 클럭 신호(Reclk)의 위상들을 비교하고, 그 위상 차에 따른 검출 신호(DET)와 상기 외부 클럭 신호(Eclk)를 출력한다. 상기 딜레이부(115)는 상기 검출 신호(DET)에 응답하여 상기 외부 클럭 신호(Eclk)를 소정 시간 동안 지연시켜, 지연된 클럭 신호(Rclk_DLL_P)를 출력한다. 바람직하게, 상기 딜레이부(115)의 지연 시간은 상기 검출 신호(DET)에 의해 조절된다.2 is a diagram illustrating a data output control circuit 100 of the semiconductor memory device of the present invention. Referring to FIG. 2, the data output control circuit 100 includes a clock signal generator 101 and a data output controller 102 connected to the clock signal generator 101 through a signal line 103. The clock signal generator 101 includes a clock buffer 111, a phase detector 112, a delay unit 113, a clock divider 120, a DCC (Duty Cycle Correction) mixer (Mixer) 114, and a replica. ) Delay unit 115, and a clock driver 130. The clock buffer 111 receives and outputs an external clock signal Eclk. The phase detector 112 compares phases of the external clock signal Eclk and the reference clock signal Reclk received from the clock buffer 111, and detects the signal DET and the external clock according to the phase difference. Output the signal Eclk. The delay unit 115 delays the external clock signal Eclk for a predetermined time in response to the detection signal DET, and outputs a delayed clock signal Rclk_DLL_P. Preferably, the delay time of the delay unit 115 is adjusted by the detection signal DET.

상기 클럭 분배기(120)는 제1 및 제2 버퍼들(121, 122)과 제1 및 제2 딜레이 회로들(123, 124)을 포함한다. 상기 제1 버퍼(121)는 인버터들(M1, M2)을 포함하고, 상기 지연된 클럭 신호(Rclk_DLL_P)를 수신하여 출력한다. 상기 제1 딜레이 회로(123)는 상기 제1 버퍼(121)의 출력 신호를 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 분배 클럭 신호(RCLKT)로서 출력한다. 상기 제1 딜레이 회로(123)는 상기 인버터(M2)의 출력 단자에 메탈 옵션(Metal option)(P1)을 통하여 그 게이트가 연결되는 PMOS 트랜지스터(C1)와, 상기 인버터(M2)의 출력 단자에 메탈 옵션(P2)을 통하여 그 게이트가 연결되는 NMOS 트랜지스터(C2)를 포함한다. 상기 메탈 옵션들(P1, P2)은 저항 회로들로서, 상기 메탈 옵션들(P1, P2)의 저항 값들이 변경될 때, 상기 제1 설정 시간이 변경된다. 상기 PMOS 트랜지스터(C1)의 소스와 드레 인에는 내부 전압(VDD)이 입력되고, 상기 NMOS 트랜지스터(C2)의 드레인과 소스는 그라운드에 접속된다.The clock divider 120 includes first and second buffers 121 and 122 and first and second delay circuits 123 and 124. The first buffer 121 includes inverters M1 and M2 and receives and outputs the delayed clock signal Rclk_DLL_P. The first delay circuit 123 delays the output signal of the first buffer 121 for a first set time and outputs the delayed signal as the distributed clock signal RCLKT. The first delay circuit 123 is connected to an output terminal of the inverter M2 through a metal option P1, and a gate thereof connected to a PMOS transistor C1 and an output terminal of the inverter M2. It includes an NMOS transistor (C2) connected to its gate through the metal option (P2). The metal options P1 and P2 are resistance circuits, and when the resistance values of the metal options P1 and P2 are changed, the first set time is changed. An internal voltage VDD is input to the source and the drain of the PMOS transistor C1, and the drain and the source of the NMOS transistor C2 are connected to ground.

상기 제2 버퍼(122)는 PMOS 트랜지스터들(M3, M4)과 NMOS 트랜지스터들(M5, M6)을 포함하고, 상기 지연된 클럭 신호(Rclk_DLL_P)를 반전시켜 출력한다. 상기 제2 딜레이 회로(124)의 구성은 상기 제1 딜레이 회로(123)의 구성과 실질직으로 동일하다. 상기 제2 딜레이 회로(124)는 상기 제2 버퍼(122)의 출력 신호를 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 분배 클럭 신호(RCLKTB)로서 출력한다. 상기 제2 딜레이 회로(124)는 상기 제2 버퍼(122)의 출력 단자에 메탈 옵션(P3)을 통하여 그 게이트가 연결되는 PMOS 트랜지스터(C3)와, 상기 제2 버퍼(122)의 출력 단자에 메탈 옵션(P4)을 통하여 그 게이트가 연결되는 NMOS 트랜지스터(C4)를 포함한다. 상기 메탈 옵션들(P1, P2)과 유사하게, 상기 메탈 옵션들(P3, P4) 역시 저항 회로들로서, 상기 메탈 옵션들(P3, P4)의 저항 값들이 변경될 때, 상기 제2 설정 시간이 변경된다. 상기 PMOS 트랜지스터(C3)의 소스와 드레인에는 상기 내부 전압(VDD)이 입력되고, 상기 NMOS 트랜지스터(C4)의 드레인과 소스는 상기 그라운드에 접속된다. 상기 메탈 옵션들(P1∼P4)은 저항 회로들이다. 따라서, 상기 메탈 옵션들(P1, P2)의 저항 값들이 변경될 때 상기 제1 딜레이 회로(123)의 상기 제1 설정 시간이 변경된다. 또, 상기 메탈 옵션들(P3, P4)의 저항 값들이 변경될 때, 상기 제2 딜레이 회로(124)의 상기 제2 설정 시간이 변경된다.The second buffer 122 includes PMOS transistors M3 and M4 and NMOS transistors M5 and M6, and inverts the delayed clock signal Rclk_DLL_P. The configuration of the second delay circuit 124 is substantially the same as the configuration of the first delay circuit 123. The second delay circuit 124 delays the output signal of the second buffer 122 for a second set time and outputs the delayed signal as the distributed clock signal RCLKTB. The second delay circuit 124 may include a PMOS transistor C3 having a gate connected to an output terminal of the second buffer 122 through a metal option P3, and an output terminal of the second buffer 122. An NMOS transistor C4 whose gate is connected through the metal option P4 is included. Similar to the metal options P1 and P2, the metal options P3 and P4 are also resistance circuits, and when the resistance values of the metal options P3 and P4 are changed, the second set time is increased. Is changed. The internal voltage VDD is input to a source and a drain of the PMOS transistor C3, and a drain and a source of the NMOS transistor C4 are connected to the ground. The metal options P1 to P4 are resistance circuits. Therefore, when the resistance values of the metal options P1 and P2 are changed, the first set time of the first delay circuit 123 is changed. In addition, when the resistance values of the metal options P3 and P4 are changed, the second set time of the second delay circuit 124 is changed.

바람직하게, 상기 제1 딜레이 회로(123)로부터 상기 분배 클럭 신호(RCLKT)가 출력되는 시점과 상기 제2 딜레이 회로(124)로부터 상기 분배 클럭 신호 (RCLKTB)가 출력되는 시점은 동일하다. 즉, 상기 지연된 클럭 신호(Rclk_DLL_P)가 상기 인버터들(M1, M2) 및 상기 제1 딜레이 회로(123)를 통과하여, 상기 분배 클럭 신호(RCLKT)로서 출력되는데 걸리는 시간과, 상기 지연된 클럭 신호(Rclk_DLL_P)가 상기 제2 버퍼(122) 및 상기 제2 딜레이 회로(124)를 통과하여, 상기 분배 클럭 신호(RCLKTB)로서 출력되는데 걸리는 시간이 실질적으로 동일하다.Preferably, the time point at which the distributed clock signal RCLKT is output from the first delay circuit 123 and the time point at which the distributed clock signal RCLKTB is output from the second delay circuit 124 are the same. That is, the time taken for the delayed clock signal Rclk_DLL_P to pass through the inverters M1 and M2 and the first delay circuit 123 to be output as the distributed clock signal RCLKT, and the delayed clock signal ( The time taken for Rclk_DLL_P to pass through the second buffer 122 and the second delay circuit 124 to be output as the distributed clock signal RCLKTB is substantially the same.

상기 DCC 믹서(114)는 상기 분배 클럭 신호들(RCLKT, RCLKTB)을 수신하고, 상기 분배 클럭 신호들(RCLKT, RCLKTB)의 듀티 비율(Duty ratio)을 조절하고, 내부 클럭 신호(RCLK)를 출력한다. 바람직하게, 상기 DCC 믹서(114)는 상기 분배 클럭 신호들(RCLKT, RCLKTB) 각각의 하이 레벨 구간 대 로우 레벨 구간의 비율이 동일하게 되도록 상기 듀티 비율을 조절한다. 상기 클럭 드라이버(130)는 인버터들(131, 132)을 포함하고, 상기 내부 클럭 신호(RCLK)를 수신하여 상기 신호 라인(103)에 출력한다. 상기 클럭 드라이버(130)는 상기 신호 라인(103)의 큰 부하를 구동할 수 있는 전류 구동 능력을 가진다. 상기 리플리카 딜레이부(115)는 상기 내부 클럭 신호(RCLK)를 소정 시간 동안 지연시키고, 그 지연된 신호를 상기 기준 클럭 신호(Reclk)로서 출력한다. 바람직하게, 상기 리플리카 딜레이부(115)는 상기 내부 클럭 신호(RCLK)가 상기 클럭 드라이버(130)와 상기 데이터 출력 제어부(102)를 통과하는데 걸리는 시간과 동일한 지연 시간을 갖는다.The DCC mixer 114 receives the distributed clock signals RCLKT and RCLKTB, adjusts a duty ratio of the distributed clock signals RCLKT and RCLKTB, and outputs an internal clock signal RCLK. do. Preferably, the DCC mixer 114 adjusts the duty ratio so that the ratio of the high level period to the low level period of each of the distributed clock signals RCLKT and RCLKTB is equal. The clock driver 130 includes inverters 131 and 132, and receives the internal clock signal RCLK and outputs the signal to the signal line 103. The clock driver 130 has a current driving capability of driving a large load of the signal line 103. The replica delay unit 115 delays the internal clock signal RCLK for a predetermined time and outputs the delayed signal as the reference clock signal Reclk. Preferably, the replica delay unit 115 has a delay time equal to the time taken for the internal clock signal RCLK to pass through the clock driver 130 and the data output controller 102.

상기 데이터 출력 제어부(102)는 복수의 클럭 분배기들(140, 150, 160), 출력 인에이블 제어부(170), 제1 출력 제어부(180), 및 제2 출력 제어부(190)를 포함한다. 상기 클럭 분배기들(140, 150, 160)은 상기 신호 라인(103)에 공통으로 연결 되고, 상기 내부 클럭 신호(RCLK)에 기초하여, 상보 내부 클럭 신호들(ICLK, ICLKB)을 각각 발생한다. 상기 클럭 분배기들(140, 150, 160) 각각의 구성 및 구체적인 동작 설명은 상기 클럭 분배기(120)와 유사하므로, 설명의 중복을 피하기 위하여 이들에 대한 상세한 설명은 생략하기로 한다.The data output controller 102 includes a plurality of clock dividers 140, 150, and 160, an output enable controller 170, a first output controller 180, and a second output controller 190. The clock dividers 140, 150, and 160 are commonly connected to the signal line 103, and generate complementary internal clock signals ICLK and ICLKB, respectively, based on the internal clock signal RCLK. Since the configuration and detailed operation description of each of the clock dividers 140, 150, and 160 are similar to those of the clock divider 120, detailed description thereof will be omitted to avoid duplication of explanation.

상기 출력 인에이블 제어부(170)는 상기 클럭 분배기(140)로부터 수신되는 상기 상보 내부 클럭 신호들(ICLK, ICLKB)에 응답하여, 데이터 출력 제어 신호들 중의 하나인 출력 인에이블 신호(OE)를 발생한다. 상기 제1 출력 제어부(180)는 상기 클럭 분배기(150)로부터 수신되는 상기 상보 내부 클럭 신호들(ICLK, ICLKB)에 응답하여, 상기 데이터 출력 제어 신호들 중 다른 하나인 상위 비트 출력 제어 신호(UDQ)를 발생한다. 상기 제2 출력 제어부(190)는 상기 클럭 분배기(160)로부터 수신되는 상기 상보 내부 클럭 신호들(ICLK, ICLKB)에 응답하여, 상기 데이터 출력 제어 신호들 중 하나인 또 다른 하나인 하위 비트 출력 제어 신호(LDQ)를 발생한다.The output enable control unit 170 generates an output enable signal OE, which is one of data output control signals, in response to the complementary internal clock signals ICLK and ICLKB received from the clock divider 140. do. The first output controller 180 is a higher bit output control signal UDQ, which is another one of the data output control signals, in response to the complementary internal clock signals ICLK and ICLKB received from the clock divider 150. Will occur). The second output controller 190 is another one of the data output control signals, which is another one of the data output control signals, in response to the complementary internal clock signals ICLK and ICLKB received from the clock divider 160. Generate signal LDQ.

상술한 것과 같이, 상기 데이터 출력 제어 회로(100)의 상기 클럭 신호 발생기(101)에 의해 발생된 내부 클럭 신호(RCLK)가 하나의 상기 신호 라인(103)을 통하여 상기 데이터 출력 제어부(102)에 전달된다. 따라서 상기 데이터 출력 제어 회로(100)가 하나의 상기 신호 라인(103)만을 구비하면 되므로, 그 레이아웃 면적이 감소될 수 있다. 또, 상기 데이터 출력 제어부(102)의 상기 클럭 분배기들(140, 150, 160)이 상기 내부 클럭 신호(RCLK)를 분배하여, 상기 상보 내부 클럭 신호들(ICLK, ICLKB)을 각각 발생한다. 따라서 상기 클럭 신호 발생기(101)가 단일의 상 기 내부 클럭 신호(RCLK)만을 발생하면 되므로, 상기 클럭 신호 발생기(101)의 점유 면적이 감소되어, 칩 사이즈가 감소될 수 있다.As described above, the internal clock signal RCLK generated by the clock signal generator 101 of the data output control circuit 100 is transmitted to the data output controller 102 through one signal line 103. Delivered. Therefore, since the data output control circuit 100 needs only one signal line 103, the layout area thereof can be reduced. In addition, the clock dividers 140, 150, and 160 of the data output controller 102 distribute the internal clock signal RCLK to generate the complementary internal clock signals ICLK and ICLKB, respectively. Therefore, since the clock signal generator 101 only needs to generate a single internal clock signal RCLK, the occupied area of the clock signal generator 101 may be reduced, thereby reducing the chip size.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention described above has been described in detail in a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, the present invention will be understood by those skilled in the art that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 클럭 신호 발생기에 의해 발생된 내부 클럭 신호가 하나의 신호 라인을 통하여 데이터 출력 제어부에 전달됨으로써, 레이 아웃 면적이 감소될 수 있다.As described above, according to the present invention, since the internal clock signal generated by the clock signal generator is transmitted to the data output controller through one signal line, the layout area may be reduced.

또한, 본 발명에 의하면, 클럭 신호 발생기가 단일의 내부 클럭 신호만을 발생하므로, 상기 클럭 신호 발생기에 의한 점유 면적이 감소되어, 전체 칩 사이즈가 감소될 수 있다. Further, according to the present invention, since the clock signal generator generates only a single internal clock signal, the area occupied by the clock signal generator is reduced, so that the overall chip size can be reduced.

Claims (7)

반도체 메모리 장치의 데이터 출력 제어 회로에 있어서,In a data output control circuit of a semiconductor memory device, 외부 클럭 신호에 기초하여 내부 클럭 신호를 발생하고, 상기 내부 클럭 신호를 하나의 신호 라인을 통하여 출력하는 클럭 신호 발생기; 및A clock signal generator generating an internal clock signal based on an external clock signal and outputting the internal clock signal through one signal line; And 상기 신호 라인을 통하여 수신된 상기 내부 클럭 신호에 기초하여 상보 내부 클럭 신호들을 발생하고, 상기 상보 내부 클럭 신호들에 응답하여 데이터 출력 제어 신호들을 발생하는 데이터 출력 제어부를 구비하는 것을 특징으로 하는 데이터 출력 제어 회로.And a data output controller configured to generate complementary internal clock signals based on the internal clock signal received through the signal line, and generate data output control signals in response to the complementary internal clock signals. Control circuit. 제 1 항에 있어서,The method of claim 1, 상기 클럭 신호 발생기는,The clock signal generator, 상기 외부 클럭 신호를 수신하여 출력하는 클럭 버퍼;A clock buffer for receiving and outputting the external clock signal; 상기 클럭 버퍼로부터 수신되는 상기 외부 클럭 신호와 기준 클럭 신호의 위상들을 비교하여 위상차를 검출하고, 그 검출 신호와 상기 외부 클럭 신호를 출력하는 위상 검출기;A phase detector configured to compare phases of the external clock signal and the reference clock signal received from the clock buffer to detect a phase difference, and output the detected signal and the external clock signal; 상기 검출 신호에 응답하여, 상기 외부 클럭 신호를 지연시키고, 지연된 클럭 신호를 출력하는 딜레이부;A delay unit delaying the external clock signal and outputting a delayed clock signal in response to the detection signal; 상기 지연된 클럭 신호를 분배하여, 분배된 클럭 신호들을 출력하는 클럭 분배기;A clock divider for distributing the delayed clock signal to output the divided clock signals; 상기 분배된 클럭 신호들의 듀티 비율들을 조절하고, 상기 내부 클럭 신호를 출력하는 DCC 믹서;A DCC mixer for adjusting duty ratios of the divided clock signals and outputting the internal clock signal; 상기 내부 클럭 신호를 지연시키고, 그 지연된 신호를 상기 기준 클럭 신호로서 출력하는 리플리카 딜레이부; 및A replica delay unit delaying the internal clock signal and outputting the delayed signal as the reference clock signal; And 상기 내부 클럭 신호를 수신하여, 상기 신호 라인에 출력하는 클럭 드라이버를 구비하는 것을 특징으로 하는 데이터 출력 제어 회로.And a clock driver for receiving the internal clock signal and outputting the internal clock signal to the signal line. 제 2 항에 있어서,The method of claim 2, 상기 클럭 분배기는,The clock divider, 상기 지연된 클럭 신호를 수신하여 출력하는 제1 버퍼;A first buffer for receiving and outputting the delayed clock signal; 상기 제1 버퍼의 출력 신호를 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 분배된 클럭 신호들 중 하나로서 출력하는 제1 딜레이 회로;A first delay circuit for delaying an output signal of the first buffer for a first set time and outputting the delayed signal as one of the divided clock signals; 상기 지연된 클럭 신호를 반전시켜 출력하는 제2 버퍼; 및A second buffer for inverting and outputting the delayed clock signal; And 상기 제2 버퍼의 출력 신호를 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 분배된 클럭 신호들 중 다른 하나로서 출력하는 제2 딜레이 회로를 구비하는 것을 특징으로 하는 데이터 출력 제어 회로.And a second delay circuit for delaying the output signal of the second buffer for a second set time and outputting the delayed signal as another one of the divided clock signals. 제 3 항에 있어서,The method of claim 3, wherein 상기 분배된 클럭 신호들은 각각 상기 제1 및 제2 딜레이 회로들로부터 동일한 시점에 출력되고,The divided clock signals are output at the same time point from the first and second delay circuits, respectively. 상기 제2 딜레이 회로는 메탈 옵션(metal option)들을 포함하고, 상기 메탈 옵션들의 저항 값들이 변경될 때 상기 제2 설정 시간이 변경되는 것을 특징으로 하는 데이터 출력 제어 회로.And the second delay circuit includes metal options, and wherein the second set time is changed when the resistance values of the metal options are changed. 제 1 항에 있어서,The method of claim 1, 상기 데이터 출력 제어부는,The data output control unit, 상기 신호 라인을 통하여 수신되는 상기 내부 클럭 신호에 기초하여, 상기 상보 내부 클럭 신호들을 각각 발생하는 복수의 클럭 분배기들;A plurality of clock dividers each generating the complementary internal clock signals based on the internal clock signal received through the signal line; 상기 복수의 클럭 분배기들 중 하나로부터 수신되는 상기 상보 내부 클럭 신호들에 응답하여, 상기 데이터 출력 제어 신호들 중 출력 인에이블 신호를 발생하는 출력 인에이블 제어부;An output enable control section configured to generate an output enable signal of the data output control signals in response to the complementary internal clock signals received from one of the plurality of clock dividers; 상기 복수의 클럭 분배기들 중 다른 하나로부터 수신되는 상기 상보 내부 클럭 신호들에 응답하여, 상기 데이터 출력 제어 신호들 중 상위 비트 출력 제어 신호를 발생하는 제1 출력 제어부; 및A first output controller configured to generate an upper bit output control signal of the data output control signals in response to the complementary internal clock signals received from another one of the plurality of clock dividers; And 상기 복수의 클럭 분배기들 중 또 다른 하나로부터 수신되는 상기 상보 내부 클럭 신호들에 응답하여, 상기 데이터 출력 제어 신호들 중 하위 비트 출력 제어 신호를 발생하는 제2 출력 제어부를 구비하는 것을 특징으로 하는 데이터 출력 제어 회로.And a second output controller configured to generate a lower bit output control signal of the data output control signals in response to the complementary internal clock signals received from another one of the plurality of clock dividers. Output control circuit. 제 5 항에 있어서,The method of claim 5, 상기 복수의 클럭 분배기들 각각은,Each of the plurality of clock dividers, 상기 내부 클럭 신호를 수신하여 출력하는 제1 버퍼;A first buffer configured to receive and output the internal clock signal; 상기 제1 버퍼의 출력 신호를 제1 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 상보 내부 클럭 신호들 중 하나로서 출력하는 제1 딜레이 회로;A first delay circuit for delaying an output signal of the first buffer for a first set time and outputting the delayed signal as one of the complementary internal clock signals; 상기 내부 클럭 신호를 반전시켜 출력하는 제2 버퍼; 및A second buffer for inverting and outputting the internal clock signal; And 상기 제2 버퍼의 출력 신호를 제2 설정 시간 동안 지연시키고, 그 지연된 신호를 상기 상보 내부 클럭 신호들 중 다른 하나로서 출력하는 제2 딜레이 회로를 구비하는 것을 특징으로 하는 데이터 출력 제어 회로.And a second delay circuit for delaying the output signal of the second buffer for a second set time and outputting the delayed signal as another one of the complementary internal clock signals. 제 6 항에 있어서,The method of claim 6, 상기 상보 내부 클럭 신호들은 각각 상기 제1 및 제2 딜레이 회로들로부터 동일한 시점에 출력되고,The complementary internal clock signals are output at the same time point from the first and second delay circuits, respectively. 상기 제2 딜레이 회로는 메탈 옵션들을 포함하고, 상기 메탈 옵션들의 저항 값들이 변경될 때 상기 제2 설정 시간이 변경되는 것을 특징으로 하는 데이터 출력 제어 회로.And the second delay circuit includes metal options, and wherein the second set time is changed when the resistance values of the metal options are changed.
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