KR20060035787A

KR20060035787A - 반도체장치

Info

Publication number: KR20060035787A
Application number: KR1020067002094A
Authority: KR
Inventors: 아키오 이와부치; 가즈야 아이자와
Original assignee: 산켄덴키 가부시키가이샤
Priority date: 2004-03-26
Filing date: 2005-02-25
Publication date: 2006-04-26
Anticipated expiration: 2025-02-25
Also published as: US7592683B2; CN1820374A; JP4692481B2; JPWO2005093842A1; KR100722700B1; US20060255378A1; WO2005093842A1

Abstract

P^-형 반도체기판(15)과, P^-형 반도체기판(15) 위에 형성되는 N^-형 반도체영역(21)과, N^-형 반도체영역(21)의 표면영역에 형성되고, 접지전극(1)에 전기적으로 접속되는 상측 P형 반도체영역(13)과, 상측 P형 반도체영역(13)의 아래에 형성되는 하측 P형 반도체영역(14)과, 드레인전극(2)에 전기적으로 접속되는 제 1 N⁺형 반도체영역(22)과, 채널형성영역으로서 기능하는 P형 반도체영역(19)과, 백게이트전극(5)에 전기적으로 접속되는 P⁺형 반도체영역(12)과, 소스영역(4)에 전기적으로 접속되는 제 2 N⁺형 반도체영역(23)과, P형 반도체영역(19)의 위에 게이트전극(3) 및 게이트절연막(31)을 구비하는 반도체장치로서, 하측 P형 반도체장치(14)는 제 1 N⁺ 형 반도체영역(22)측으로 연신되어 있다.

접지전극, 드레인전극, 게이트전극, 소스전극, 게이트절연막, P형 반도체영역

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 반도체장치에 관한 것으로, 상세하게는 정전기에 대한 내량(耐量)을 향상시킬 수 있는 반도체장치에 관한 것이다.

일반적인 고내압 가로형(MOSFET)(Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 반도체장치에서는 백게이트전극단자와 접지용 전극단자(글랜드전극단자)를 예를 들면 채널형성용 영역이나 접지영역을 구성하는 확산영역을 통하여 전기적으로 단락하고, 백게이트전극단자와 접지용 전극단자를 동일전위로 하고 있다.(예를 들면 특허문헌 1).

그러나 상기의 기술에 있어서, 백게이트전극단자에 대해서 접지용 전극단자와는 다른 전압을 인가하고 싶은 경우가 있다. 이와 같은 경우, 백게이트영역과 접지영역을 전기적을 분리하여 형성시킬 필요가 있다. 그래서 백게이트영역과 접지영역을 전기적으로 분리하여 형성한 고내압 가로형(MOSFET)을 구비한 반도체장치가 제안되어 있다(예를 들면 특허문헌 2).

고내압 가로형(MOSFET)은 P^-형 반도체기판과, 이 위에 에피택시얼성장에 의해서 형성된 드레인영역으로서 기능하는 N^-형 반도체영역과, 접지영역으로서 기능하 는 상측 P형 반도체영역 및 하측 P형 반도체영역과, 채널형성용 영역으로서 기능하는 P형 반도체영역과, N^-형 반도체영역내에 형성되어 드레인컨택트영역으로서 기능하는 제 1 N⁺반도체영역과, P형 반도체영역내에 형성되어 백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역과, P형 반도체영역내에 형성되어 소스컨택트영역으로서 기능하는 제 2 N⁺형 반도체영역을 갖고 있다.

드레인컨택트영역으로서 기능하는 제 1 N⁺반도체영역은 드레인영역으로서 기능하는 N^-형 반도체영역의 표면영역에 형성되어 있다.

채널형성용 영역으로서 기능하는 P형 반도체영역은 제 1 N⁺반도체영역을 포위하도록 환상(環狀)으로 형성되어 있다.

상측 P형 반도체영역은 P형 반도체영역을 포위하도록 환상으로 형성되어 있다. 또 하측 P형 반도체영역은 상측 P형 반도체영역의 하면에 인접하도록 형성되어 있다.

상측 P형 반도체영역에는 접지전극이 전기적으로 접속되어 있다.

백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역에는 백게이트전극이 전기적으로 접속되어 있다.

드레인컨택트영역으로서 기능하는 제 1 N⁺반도체영역에는 드레인전극이 전기 적으로 접속되어 있다.

소스컨택트영역으로서 기능하는 제 2 N⁺반도체영역에는 소스전극이 전기적으로 접속되어 있다.

또 소스컨택트영역으로서 기능하는 제 2 N⁺형 반도체영역과 N^-형 반도체영역의 사이에 배치된 P형 반도체영역의 상면에는 게이트절연막을 통하여 게이트전극이 형성되어 있다.

특허문헌 1: 특개 2000-260981호 공보

특허문헌 2: 특개평8-330580호 공보

그러나 상기한 고내압 가로형(MOSFET)은 드레인전극에 인가된 정전기에 대한 내량이 비교적 작고, 게이트절연막이 파괴되어 버리는 일이 있다는 문제점이 있다.

이 게이트절연막의 파괴는 이하에 서술하는 메커니즘에 의해서 발생한다고 생각된다.

드레인전극에 마이너스의 정전기가 인가되면, 환언하면, 접지전극에 비교적 높은 플러스의 전위가 인가되면, 접지영역으로서 기능하는 상측 P형 반도체영역 및 하측 P형 반도체영역과 드레인영역으로서 기능하는 N^-형 반도체영역에 의해서 형성되는 기생다이오드를 통하여 게이트전극에 플러스전위가 인가된다.

또 백게이트전극에도 접지영역으로서 기능하는 상측 P형 반도체영역 및 하측 P형 반도체영역과, 드레인영역으로서 기능하는 N^-형 반도체영역과, P형 반도체영역과, 백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역에 의해서 구성되는 기생다이오드(기생트랜지스터)를 통하여 플러스전위가 인가된다.

이에 따라 백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역과, P형 반도체영역과, N^-형 반도체영역과, 드레인컨택트영역으로서 기능하는 제 1 N⁺형 반도체영역에 의해서 구성되는 경로(전류경로(1))에 비교적 큰 전류가 흐르고, P형 반도체영역의 가로방향으로 전위차가 발생한다.

한편, 상측 P형 반도체영역 및 하측 P형 반도체영역과, P^-형 반도체기판과, N^-형 반도체영역과, 제 1 N⁺반도체영역으로 구성되는 경로(전류경로(2))에도 전류가 흐르는데, P^-형 반도체기판의 가로방향의 저항값이 크기 때문에 전류경로(2)에 흐르는 전류는 전류경로(1)에 흐르는 전류와 비교하여 적다.

이 결과 게이트전극과, 그 아래의 P형 반도체영역의 사이에 전위차가 발생하고, 이 전위차가 게이트절연막의 파괴내량을 초과하면 게이트절연막의 파괴에 이른다. 즉, 게이트절연막의 파괴는 전류경로(2)의 저항값이 전류경로(1)의 저항값과 비교하여 큰 것에 귀인(歸因)한다고 생각된다.

본 발명은 상기 실정을 감안하여 이루어진 것이고, 정전기에 대한 내량을 향상시킬 수 있는 반도체장치를 제공하는 것을 목적으로 한다.

또 본 발명은 게이트절연막의 파괴를 억제할 수 있는 반도체장치를 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위해 본 발명의 제 1 관점에 관련되는 반도체장치는,

제 1 도전형의 제 1 반도체영역과,

상기 제 1 반도체영역 위에 형성된 제 2 도전형의 제 2 반도체영역과,

상기 제 2 반도체영역의 표면영역에 해당 제 2 반도체영역의 바깥둘레를 따르도록 형성되고, 또한 상기 제 1 반도체영역보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체영역과,

상기 제 3 반도체영역의 하면에 인접하도록 형성되고, 또한 상기 제 1 반도체영역보다도 불순물농도가 높은 제 1 도전형의 제 4 반도체영역과,

상기 제 2 반도체영역의 표면영역에 형성된 제 1 도전형의 제 5 반도체영역과,

상기 제 5 반도체영역의 표면영역에 형성된 제 2 도전형의 제 6 반도체영역과,

상기 제 2 반도체영역에 전기적으로 접속된 제 1 전극과,

상기 제 6 반도체영역에 전기적으로 접속된 제 2 전극과,

상기 제 5 반도체영역 위에 절연막을 통하여 배치된 제어전극을 구비하며,

상기 제 4 반도체영역은 상기 제 1 반도체영역 및 상기 제 2 반도체영역내에 형성되고, 상기 제 3 반도체영역보다도 상기 제 5 반도체영역측으로 연신하도록 형성되어 있는 것을 특징으로 한다.

상기 제 4 반도체영역은 상기 제 1 전극에 마이너스의 정전기가 인가된 상태에서 상기 제어전극과 해당 제어전극 아래쪽의 상기 제 5 반도체영역의 전위차가 작아지도록 형성되어도 좋다.

상기 제 4 반도체영역은 상기 제 2 반도체영역을 통하여 상기 제 5 반도체영역과 대향해도 좋다.

상기 제 4 반도체영역은 상기 제 5 반도체영역보다도 상기 제 1 전극측으로 연신하도록 형성되어도 좋다.

상기 제 2 반도체영역의 표면영역에 해당 제 2 반도체영역보다도 높은 불순물농도를 갖는 제 2 도전형의 제 7 반도체영역을 추가로 구비하고,

상기 제 7 반도체영역은 상기 제 1 전극에 전기적으로 접속되어도 좋다.

상기 제 5 반도체영역은 상기 제 7 반도체영역을 포위하도록 폐환상으로 형성되고,

상기 제 3 반도체영역은 상기 제 5 반도체영역을 둘러싸도록 폐환상으로 형성되어도 좋다.

상기 제 5 반도체영역의 표면영역에 형성되고, 또한 상기 제 5 반도체영역보다도 불순물농도가 높은 제 1 도전형의 제 8 반도체영역을 추가로 구비하며,

상기 제 8 반도체영역은 백게이트전극에 전기적으로 접속되어도 좋다.

상기 목적을 달성하기 위해 본 발명의 제 2 관점에 관련되는 반도체장치는

제 1 도전형의 제 1 반도체영역과,

상기 제 3 반도체영역의 하면에 인접하도록 형성되고 또한 상기 제 1 반도체영역보다도 불순물농도가 높은 제 1 도전형의 제 4 반도체영역과,

상기 제 2 반도체영역에 전기적으로 접속된 제 1 전극과,

상기 제 6 반도체영역에 전기적으로 접속된 제 2 전극과,

상기 제 4 반도체영역은 상기 제 1 반도체영역 및 상기 제 2 반도체영역내에 형성되고, 상기 제 3 반도체영역보다도 제 1 전극측으로 연신하도록 형성되어 있는 돌출조각부와, 상기 돌출조각부보다도 제 1 전극측으로 연신하지 않도록 형성되어 있는 부분을 구비하는 것을 특징으로 한다.

상기 제 4 반도체영역의 돌출조각부는 상기 제 1 전극에 마이너스의 정전기가 인가된 상태에서 상기 제어전극과 해당 제어전극 아래쪽의 상기 제 5 반도체영역의 전위차가 작아지도록 형성되어도 좋다.

상기 제 4 반도체영역의 돌출조각부의 상면은 상기 제 5 반도체영역의 하면과 대향해도 좋다.

상기 제 5 반도체영역은 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하는 영역과, 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하지 않는 영역을 가지며, 양자는 서로 번갈아서 또한 이간하여 형성되어도 좋다.

상기 제 5 반도체영역의 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하지 않는 영역의 하부에는 상기 제 4 반도체영역의 돌출조각부가 형성되어도 좋다.

상기 제 4 반도체영역의 돌출조각부는 상기 제 5 반도체영역보다도 상기 제 1 전극측으로 연신하도록 형성되어도 좋다.

상기 제 5 반도체영역의 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하는 영역의 하부에는 상기 제 4 반도체영역의 돌출조각부가 형성되어 있지 않아도 좋다.

상기 제 5 반도체영역은 상기 제 7 반도체영역을 포위하도록 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하는 영역과, 상기 제 6 반도체영역 및 상기 제 8 반도체영역을 구비하지 않는 영역이 서로 번갈아서 또한 이간하여 배치되며,

추가로 고압저항소자를 구비해도 좋다.

본 발명에 따르면 정전기에 대한 내량을 향상시킬 수 있다.

도 1은 제 1 실시형태에 있어서의 반도체장치의 단면도이다.

도 2는 제 1 실시형태에 있어서의 반도체장치의 평면도이다.

도 3은 제 2 실시형태에 있어서의 반도체장치의 평면도이다.

도 4는 도 3에 있어서의 AO단면도이다.

도 5는 도 3에 있어서의 BO단면도이다.

도 6은 제 3 실시형태에 있어서의 반도체장치의 평면도이다.

※부호의 설명

1: 접지전극 2: 드레인전극

3: 게이트전극 4: 소스전극

5: 백게이트전극 12: P⁺형 반도체영역

13: 상측 P형 반도체영역 14: 하측 P형 반도체영역

14a: 돌출조각부 15: P^-형 반도체기판

19: P형 반도체영역 19a: P형 반도체영역

19b: P형 반도체영역 21: N^-형 반도체영역

22: 제 1 N⁺형 반도체영역 23: 제 2 N⁺형 반도체영역

31: 게이트절연막

이하 본 발명의 실시형태에 관련되는 반도체장치에 대해서 설명한다. 본 실시형태에서는 반도체장치로서 고내압 가로형(MOSFET)(Metal Oxide Semiconductor Field Effect Transistor)을 구비하는 반도체장치의 경우를 예로 도면을 참조하여 설명한다.

(제 1 실시형태)

도 1 및 도 2는 본 발명의 제 1 실시형태에 관련되는 고내압 가로형(MOSFET)을 구비하는 반도체장치를 나타내는 도면이다. 또한 반도체장치 위에는 다수의 반도체소자가 형성되어 있는데, 도 1 및 도 2에서는 그들을 생략하고 있다.

도 1 및 도 2에 나타내는 바와 같이, 본 실시형태에 관련되는 반도체장치는 P^-형 반도체기판(15)과, N^-형 반도체영역(21)과, 제 1 N⁺형 반도체영역(22)과, P형 반도체영역(19)과, P⁺형 반도체영역(12)과, 제 2 N⁺형 반도체영역(23)과, 상측 P형 반도체영역(13)과, 하측 P형 반도체영역(14)을 구비하고 있다.

P^-형 반도체기판(15)은 제 1 도전형, 예를 들면 붕소(B), 갈륨(Ga) 등의 P형 불순물을 확산하여 형성된 P형의 실리콘반도체기판으로 구성되어 있다. 또한 P^-형 반도체기판(15)은 실리콘에 한정하지 않고, 갈륨 등에 붕소 등을 확산시켜도 좋다.

N^-형 반도체영역(21)은 P^-형 반도체기판(15)의 표면 위에 예를 들면 에피택시얼성장에 의해서 형성되어 있다. N^-형 반도체영역(21)은 제 2 도전형, 예를 들면 인(P), 비소(As) 등의 N형 불순물을 포함하는 N형의 실리콘반도체영역으로 구성되어 있다. 또한 N^-형 반도체영역(21)은 실리콘에 한정하지 않고 갈륨-비소 등의 화합물로 구성되어 있어도 좋다. 이 N^-형 반도체영역(21)은 드레인영역으로서 기능한다.

제 1 N⁺형 반도체영역(22)은 도 2에 나타내는 바와 같이, 드레인영역으로서 기능하는 N^-형 반도체영역(21)의 표면영역에 폐환상으로 형성되어 있다. 또한 제 1 N⁺형 반도체영역(22)은 N^-형 반도체영역(21)의 표면영역에 평면형상이 원형 등의 섬형상(아일랜드형상)으로 형성되어 있어도 좋다.

제 1 N⁺형 반도체영역(22)은 예를 들면 인(P), 비소(As) 등의 N형 불순물을 포함하는 N형의 반도체영역으로 구성되고, N^-형 반도체영역(21)보다 높은 N형 불순물농도를 갖는다. 제 1 N⁺형 반도체영역(22)에는 드레인전극(2)이 전기적으로 접속 되어 있으며, 제 1 N⁺형 반도체영역(22)은 드레인컨택트영역으로서 기능한다.

P형 반도체영역(19)은 N^-형 반도체영역(21)의 표면영역에 제 1 N⁺형 반도체영역(22)을 포위하도록 폐환상으로 형성되어 있다. P형 반도체영역(19)은 예를 들면 붕소(B), 갈륨(Ga) 등의 P형 불순물을 확산하여 형성된 P형 반도체로 구성되어 있다. P형 반도체영역(19)은 P^-형 반도체기판(15)보다 높은 P형 불순물농도를 갖는다. 이 P형 반도체영역(19)은 채널형성용 영역으로서 기능한다.

P⁺형 반도체영역(12)은 P형 반도체영역(19)의 표면영역에 형성되어 있다. P⁺형 반도체영역(12)은 예를 들면 붕소(B), 갈륨(Ga) 등의 P형 불순물을 확산하여 형성된 P형 반도체로 구성되고, P형 반도체영역(19) 등보다 높은 P형 불순물농도를 갖는다. P⁺형 반도체영역(12)에는 백게이트전극(5)이 전기적으로 접속되어 있으며, P⁺형 반도체영역(12)은 백게이트컨택트영역으로서 기능한다.

제 2 N⁺형 반도체영역(23)은 P형 반도체영역(19)의 표면영역에 형성되어 있다. 제 2 N⁺형 반도체영역(23)은 예를 들면 인(P), 비소(As) 등의 N형 불순물을 포함하는 N형의 반도체로 구성되고, N^-형 반도체영역(21)보다 높은 N형 불순물농도를 갖는다. 제 2 N⁺형 반도체영역(23)에는 소스전극(4)이 전기적으로 접속되어 있고, 제 2 N⁺형 반도체영역(23)은 소스컨택트영역으로서 기능한다.

소스컨택트영역으로서 기능하는 제 2 N⁺형 반도체영역(23)과, N^-형 반도체영역(21)의 사이에 배치된 환상의 P형 반도체영역(19)의 상면에는 예를 들면 실리콘산화막, 실리콘질화막 등으로 구성되는 게이트절연막(31)을 통하여 게이트전극(3)이 형성되어 있다. 그리고 게이트전극(3)에 한계값 전압 이상의 전압이 인가되면 채널이 형성된다.

상측 P형 반도체영역(13)은 P형 반도체영역(19)을 포위하도록 형성되어 있다. 상측 P형 반도체영역(13)은 N^-형 반도체영역(21)(P^-형 반도체기판(15))의 표면영역에 형성되고, 예를 들면 붕소(B), 갈륨(Ga) 등의 P형 불순물을 확산하여 형성된 P형 반도체로 구성된다. 상측 P형 반도체영역(13)은 P^-형 반도체기판(15)보다 높은 P형 불순물농도를 갖는다. 상측 P형 반도체영역(13)에는 접지전극(1)이 전기적으로 접속되어 있으며, 상측 P형 반도체영역(13)은 접지영역으로서 기능한다.

하측 P형 반도체영역(14)은 그 상면이 상측 P형 반도체영역(13)의 하면에 접하도록 상측 P형 반도체영역(13)의 아래에 형성되어 있다. 또 하측 P형 반도체영역(14)은 상측 P형 반도체영역(13)보다도 P형 반도체영역(19)측으로 연신하도록 형성되어 있다. 즉, 하측 P형 반도체영역(14)은 상측 P형 반도체영역(13)의 아래로부터 제 1 N⁺형 반도체영역(22)(P형 반도체영역(19))측을 향하여 연신하도록 형성되어 있다. 이에 따라 후술하는 바와 같이, 드레인전극(2)에 마이너스의 정전기가 인가된 상태에서 게이트전극(3)과, 그 아래의 P형 반도체영역(19)의 전위차를 작게 할 수 있다. 본 실시형태에서는 하측 P형 반도체영역(14)은 상측 P형 반도체영역(13)의 아래로부터 P형 반도체영역(19)의 아래까지 연신하도록 형성되어 있으며, N^-형 반도체영역(21)을 통하여 P형 반도체영역(19)과 대향하고 있다.

하측 P형 반도체영역(14)은 예를 들면 메워넣음 확산 등에 의해 형성되어 있다. 하측 P형 반도체영역(14)은 P^-형 반도체기판(15)의 표면영역에 예를 들면 붕소(B), 갈륨(Ga) 등의 P형 불순물을 확산시키고, 영역을 형성한 후, P^-형 반도체기판(15) 위에 N^-형 반도체영역(21)을 에피택시얼성장시킨 때에 P형 불순물이 N^-형 반도체영역(21)측에 확산시킴으로써 P^-형 반도체기판(15) 및 N^-형 반도체영역(21) 내에 형성된다. 또 하측 P형 반도체영역(14)은 P^-형 반도체기판(15)보다 높은 P형 불순물농도를 갖는다.

이와 같은 반도체장치에 있어서, 드레인전극(2)에 마이너스의 정전기가 인가되는, 환언하면 접지전극(1)에 플러스의 전위가 인가되면 도 1에 나타내는 바와 같이, 기생다이오드(Dp1)를 통하여 게이트전극(3)에 플러스전위가 부하된다. 또 백게이트전극(5)에도 도 1에 나타내는 바와 같이, 기생다이오드(Dp2)를 통하여 플러스전위가 부하된다.

이에 따라 P⁺형 반도체영역(12)과, P형 반도체영역(19)과, N^-형 반도체영역 (21)과, 제 1 N⁺형 반도체영역(22)에 의해서 구성되는 전류경로(I-1) 및 상측 P형 반도체영역(13) 및 하측 P형 반도체영역(14)과, P^-형 반도체기판(15)과, N^-형 반도체영역(21)과, 제 1 N⁺반도체영역(22)으로 구성되는 전류경로(I-2)에 전류가 흐른다.

여기에서 하측 P형 반도체영역(14)이 상측 P형 반도체영역(13)보다도 P형 반도체영역(19)측으로 연신하도록(본 실시형태에서는 P형 반도체영역(19)의 아래까지 연신하도록) 형성되어 있다. 또 하측 P형 반도체영역(14)은 P^-형 반도체기판(15)과 비교하여 P형 불순물농도가 높고, 그 저항값이 P^-형 반도체기판(15)의 저항값보다 낮다. 따라서 하측 P형 반도체영역(14)이 연신한 만큼만 전류경로(I-2)의 저항값이 낮아지고, 드레인전극(2)에 마이너스의 정전기가 인가(접지전극(1)에 플러스전위가 인가)된 경우에, 전류경로(I-2)에 흐르는 전류가 상대적으로 증가하며, 반대로 전류경로(I-1)에 흐르는 전류가 상대적으로 감소한다. 결과로서 게이트전극(3)과, 그 아래의 P형 반도체영역(19)의 전위차가 작아지고, 게이트절연막(31)의 파괴를 방지할 수 있다.

이상 설명한 바와 같이, 제 1 실시형태에 따르면 하측 P형 반도체영역(14)이 P형 반도체영역(19)의 아래까지 연신하도록 형성되어 있으므로, 전류경로(I-2)의 저항값이 전류경로(I-1)의 저항값보다도 작아진다. 이 때문에 드레인전극(2)에 마이너스의 정전기가 인가된 때 전류경로(I-1)를 흐르는 전류가 상대적으로 작아지 고, 게이트전극(3)과 그 아래의 P형 반도체영역(19)의 사이에 발생하는 전위차가 작아진다. 이 결과 게이트절연막(31)의 파괴를 양호하게 억제할 수 있다. 또 다른 소자의 크기, 내압 등의 제특성을 바꾸는 일 없이 마이너스의 정전기에 대한 내량을 향상시킬 수 있다.

(제 2 실시형태)

도 3은 본 발명의 제 2 실시형태에 관련되는 고내압 가로형(MOSFET)을 구비하는 반도체장치의 평면도이다. 도 4는 도 3의 AO단면도이고, 도 5는 도 3의 BO단면도이다. 또한 본 실시형태에 있어서도 제 1 실시형태와 마찬가지로 반도체장치 위에는 다수의 반도체소자가 형성되어 있는데, 도 3∼도 5에서는 그들을 생략하고 있다.

본 실시형태에 관련되는 반도체장치와 제 1 실시형태에 관련되는 반도체장치의 상이점은 P형 반도체영역(19)이 2종류 존재하는 점과, 이것에 대응하여 하측 P형 반도체영역(14)의 형상이 다른 점이 있다. 제 1 실시형태와 마찬가지의 구성을 취하는 부분에 관한 상세한 설명은 생략한다.

도 3에 나타내는 바와 같이, 본 실시형태에 관련되는 반도체장치는 점O를 중심으로서 제 1 N⁺형 반도체영역(22)이 폐환상으로 형성되어 있고, 이 제 1 N⁺형 반도체영역(22)을 둘러싸도록 P형 반도체영역(19a)과 P형 반도체영역(19b)이 서로 번갈아서 또한 간헐적으로 형성되어 있다. 하측 P형 반도체영역(14)은 폐환상으로 형성되고, 복수의 돌출조각부(14a)를 구비하고 있다. 또 상측 P형 반도체영역(13) 은 제 1 N⁺형 반도체영역(22)과, P형 반도체영역(19a 및 19b)을 포위하도록 폐환상으로 형성되어 있다. 또한 제 1 N⁺형 반도체영역(22)은 N^-형 반도체영역(21)의 표면영역에 평면형상이 원형 등의 섬형상(아일랜드형상)으로 형성되어 있어도 좋다.

하측 P형 반도체영역(14)의 돌출조각부(14a)는 P형 반도체영역(19a)의 하측에 형성되어 있는데, P형 반도체영역(19b)의 하측에는 형성되어 있지 않다. 따라서 P형 반도체영역(19b)과, 하측 P형 반도체영역(14)의 돌출조각부(14a)는 서로 번갈아서 배치되고, 위쪽에서 본 상태에서 양자는 서로 겹치지 않는 구조가 된다.

도 4에 나타내는 바와 같이, P형 반도체영역(19a)은 그 표면영역에 제 1 실시형태의 백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역(12)과, 소스컨택트영역으로서 기능하는 제 2 N⁺형 반도체영역(23)을 구비하고 있지 않다. 또 P형 반도체영역(19a)의 측면은 상측 P형 반도체영역(13)에 인접하도록 형성되어 있다. 또한 P형 반도체영역(19a)은 그 하면이 하측 P형 반도체영역(14)의 돌출조각부(14a)의 상면과 접하고 있다.

도 5에 나타내는 바와 같이, P형 반도체영역(19b)은 P형 반도체영역(19a)과 달리, 제 1 실시형태와 마찬가지로 백게이트컨택트영역으로서 기능하는 P⁺형 반도체영역(12)과, 소스컨택트영역으로서 기능하는 제 2 N⁺형 반도체영역(23)을 구비하고 있으며, 상측 P형 반도체영역(13)으로부터 이간하도록 형성되어 있다. 또 P형 반 도체영역(19a)과 달리, P형 반도체영역(19b)의 하측에는 하측 P형 반도체영역(14)이 형성되어 있지 않다.

하측 P형 반도체영역(14)의 돌출조각부(14a)는 상측 P형 반도체영역(13)보다도 드레인전극(2)(제 1 N⁺형 반도체영역(22))측으로 연신하도록 형성되어 있다. 본 실시형태에서는 돌출조각부(14a)의 연신시킨 단부가 P형 반도체영역(19)의 드레인전극(2)측의 단부보다도 돌출하도록 연신되어 있다. 또 하측 P형 반도체영역(14)의 돌출조각부(14a)가 형성되어 있지 않은 부분(14b)은 돌출조각부(14a)보다도 드레인전극(2)측으로 연신하지 않도록 형성되며, 본 실시형태에서는 상측 P형 반도체영역(13)과 거의 마찬가지로 형성되어 있다.

이와 같은 반도체장치에 있어서, P형 반도체영역(19a)의 하측에 하측 P형 반도체영역(14)의 돌출조각부(14a)가 형성되어 있으므로 제 1 실시형태와 마찬가지로 돌출조각부(14a)가 연신한 만큼만 전류경로(I-2)의 저항값이 저하한다. 이 때문에 드레인전극(2)에 마이너스의 정전기가 인가(접지전극(1)에 플러스전위가 인가)된 경우에 전류경로(I-2)에 흐르는 전류가 상대적으로 증가하고, 반대로 전류경로(I-1)에 흐르는 전류가 상대적으로 감소한다. 결과로서 게이트전극(3)과 그 아래의 P형 반도체영역(19)의 전위차가 작아지고, 게이트절연막(31)의 파괴를 방지할 수 있다.

특히, 본 실시형태에 있어서는 하측 P형 반도체영역(14)을 두껍게 형성할 수 있으므로 전류경로(I-2)의 저항값을 보다 작게 할 수 있다.

이상 설명한 바와 같이, 제 2 실시형태에 따르면 P형 반도체영역(19a)의 하측에 돌출조각부(14a)가 형성되어 있으므로 전류경로(I-2)의 저항값이 전류경로(I-1)의 저항값보다도 작아진다. 이 때문에 드레인전극(2)에 마이너스의 정전기가 인가된 때, 전류경로(I-1)를 흐르는 전류가 상대적으로 작아지고, 게이트전극(3)과 그 아래의 P형 반도체영역(19)의 사이에 발생하는 전위차가 작아진다. 이 결과, 게이트절연막(31)의 파괴를 양호하게 억제할 수 있다. 또 다른 소자의 크기, 내압 등의 제특성을 바꾸는 일 없이 마이너스의 정전기에 대한 내량을 향상시킬 수 있다.

또 본 실시형태에 따르면, 하측 P형 반도체영역(14)을 두껍게 형성할 수 있으므로 전류경로(I-2)의 저항값을 보다 작게 할 수 있으며, 게이트절연막(31)의 파괴를 또한 억제할 수 있다.

또한 본 실시형태에 따르면, P형 반도체영역(19b)의 하측에는 하측 P형 반도체영역(14)이 형성되어 있지 않으므로 고내압 설계 등을 용이하게 실시할 수 있다.

(제 3 실시형태)

도 6은 본 발명의 제 3 실시형태에 관련되는 고내압 가로형(MOSFET)을 구비하는 반도체장치의 평면도이다. 또한 본 실시형태에 있어서도 제 1 실시형태와 마찬가지로 반도체장치 위에는 다수의 반도체소자가 형성되어 있는데, 도 6에서는 그들을 생략하고 있다.

본 실시형태에 관련되는 반도체장치와 제 2 실시형태에 관련되는 반도체장치의 상이점은 고압저항소자가 구비되어 있는 점에 있다. 제 2 실시형태와 마찬가지 의 구성을 취하는 부분에 관한 상세한 설명은 생략한다.

도 6에 나타내는 바와 같이, 본 실시형태에 관련되는 반도체장치에는 상측 P형 반도체영역(13)의 일부에 노치부분(13a)이 설치되고, 이 노치부분(13a)을 통하여 드레인영역을 구성하는 N^-형 반도체영역(121)이 상측 P형 반도체영역(13)의 바깥둘레측에 띠형상으로 형성되어 있다. 또 띠형상으로 형성된 N^-형 반도체영역(121)의 종단부분에는 N⁺형 반도체영역(125)이 형성되어 있다. 이 띠형상으로 구성된 N^-형 반도체영역(121)은 상측 P형 반도체영역(113)에 포위되고, 고압저항소자로서 기능한다.

이와 같은 반도체장치에 있어서도 P형 반도체영역(19a)의 하측에 하측 P형 반도체영역(14)의 돌출조각부(14a)가 형성되어 있으므로 제 2 실시형태와 마찬가지로 게이트절연막(31)의 파괴를 방지할 수 있다. 또 N^-형 반도체영역(121)을 고압저항소자로서 기능시킬 수 있다.

이상, 설명한 바와 같이 제 3 실시형태에 따르면, 제 2 실시형태의 효과에 더하여 고압저항소자와 복합화시킬 수 있다.

본 발명은 상기한 실시형태의 구성에 한정되지 않고, 여러 가지 변형, 응용이 가능하다.

예를 들면 제 1 실시형태에서는 하측 P형 반도체영역(14)이 P형 반도체영역(19)의 아래까지 연신하도록 형성되어 있는데, 전류경로(I-2)의 저항값이 전류경로 (I-1)의 저항값보다 작아지도록 형성되어 있으면 좋고, 상측 P형 반도체영역(13)보다도 P형 반도체영역(19)측으로 연신하도록 형성되어 있으면 좋다. 이에 따라 게이트전극(3)과 그 아래의 P형 반도체영역(19)의 전위차가 작아지고, 게이트절연막(31)의 파괴를 방지할 수 있다.

전류경로(I-2)의 저항값을 전류경로(I-1)의 저항값과 비교하여 충분히 작게하기 위해서는 하측 P형 반도체영역(14)의 제 1 N⁺형 반도체영역(22)측(드레인전극(2)측)의 단부를 채널형성용 영역으로서 기능하는 P형 반도체영역(19)의 중심보다도 드레인전극(2)측까지 연신시키는 것이 바람직하다. 특히 하측 P형 반도체영역(14)의 드레인전극(2)측의 단부가 P형 반도체영역(19)의 드레인전극측의 단부보다도 드레인전극(2)측에 위치하도록 연신시키는 것이 바람직하다. 이에 따라 게이트전극(3)과, 그 아래의 P형 반도체영역(19)의 전위차가 작아지고, 게이트절연막(31)의 파괴를 방지할 수 있다. 구체적으로는 하측 P형 반도체영역(14)은 그 연신시킨 단부가 P형 반도체영역(19)의 드레인전극(2)측의 단부보다도 2㎛이상, 바람직하게는 10㎛이상 돌출하도록 드레인전극(2)측으로 연신시키는 것이 바람직하다.

제 2 실시형태 및 제 3 실시형태에서는 하측 P형 반도체영역(14)의 돌출조각부(14a) 위에 P형 반도체영역(19a)이 형성되어 있는데, 돌출조각부(14a)의 상측에 P형 반도체영역(19a)을 형성하지 않는 구성이어도 좋다. 또 돌출조각부(14a)가 N^-형 반도체영역(21)을 통하여 P형 반도체영역(19a)의 아래쪽에 형성되어 있어도 좋다.

제 2 실시형태 및 제 3 실시형태에서는 하측 P형 반도체영역(14)의 돌출조각부(14a)가 형성되어 있지 않은 부분(14b)이 상측 P형 반도체영역(13)과 거의 마찬가지로 형성되어 있는데, 돌출조각부(14a)보다도 드레인전극(2)측으로 연신하지 않도록 형성되어 있으면 좋다. 예를 들면 하측 P형 반도체영역(14)의 돌출조각부(14a)가 형성되어 있지 않은 부분(14b)은 그 단부가 P형 반도체영역(19)의 중심보다도 드레인전극(2)측이 되도록 연신시켜도 좋다.

본 실시형태에서는 예를 들면 N^-형 반도체영역(21)을 에피택시얼성장법에 의해 형성하고, P형 반도체영역(19)을 P형 불순물을 확산하여 형성했는데, 마찬가지의 결과물이 얻어지는 것이면 다른 방법에 의해서 형성해도 좋다. 또 본 실시형태에서는 제 1 반도체영역으로서의 반도체기판이 P^-형 반도체기판(15)의 경우를 예로 본 발명을 설명했는데, N형 반도체기판이어도 좋다. 이 경우 각 반도체영역의 도전형이 반대로 구성된다.

본 발명은 2004년 3월 26일에 출원된 일본국 특원2004-93702호에 의거하여 그 명세서, 특허청구의 범위, 도면 및 요약서를 포함한다. 상기 출원에 있어서의 개시는 본 명세서 중에 그 전체가 참조로서 포함된다.

본 발명은 반도체장치, 특히 고내압 가로형(MOSFET)을 구비한 반도체장치에 유용하다.

Claims

제 1 도전형의 제 1 반도체영역(15)과,

상기 제 1 반도체영역(15) 위에 형성된 제 2 도전형의 제 2 반도체영역(21)과,

상기 제 2 반도체영역(21)의 표면영역에 해당 제 2 반도체영역(21)의 바깥둘레를 따르도록 형성되고, 또한 상기 제 1 반도체영역(15)보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체영역(13)과,

상기 제 3 반도체영역(13)의 하면에 인접하도록 형성되고, 또한 상기 제 1 반도체영역(15)보다도 불순물농도가 높은 제 1 도전형의 제 4 반도체영역(14)과,

상기 제 2 반도체영역(21)의 표면영역에 형성된 제 1 도전형의 제 5 반도체영역(19)과,

상기 제 5 반도체영역(19)의 표면영역에 형성된 제 2 도전형의 제 6 반도체영역(23)과,

상기 제 2 반도체영역(21)에 전기적으로 접속된 제 1 전극(2)과,

상기 제 6 반도체영역(23)에 전기적으로 접속된 제 2 전극(4)과,

상기 제 5 반도체영역(19) 위에 절연막(31)을 통하여 배치된 제어전극(3)을 구비하며,

상기 제 4 반도체영역(14)은 상기 제 1 반도체영역(15) 및 상기 제 2 반도체영역(21)내에 형성되고, 상기 제 3 반도체영역(13)보다도 상기 제 5 반도체영역 (19)측으로 연신하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제 4 반도체영역(14)은 상기 제 1 전극(2)에 마이너스의 정전기가 인가된 상태에서, 상기 제어전극(3)과 해당 제어전극(3) 아래쪽의 상기 제 5 반도체영역(19)의 전위차가 작아지도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제 4 반도체영역(14)은 상기 제 2 반도체영역(21)을 통하여 상기 제 5 반도체영역(19)과 대향하는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제 4 반도체영역(14)은 상기 제 5 반도체영역(19)보다도 상기 제 1 전극(2)측으로 연신하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제 2 반도체영역(21)의 표면영역에 해당 제 2 반도체영역(21)보다도 높은 불순물농도를 갖는 제 2 도전형의 제 7 반도체영역(22)을 추가로 구비하고,

상기 제 7 반도체영역(22)은 상기 제 1 전극(2)에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
제 5 항에 있어서,

상기 제 5 반도체영역(19)은 상기 제 7 반도체영역(22)을 포위하도록 폐환상으로 형성되고,

상기 제 3 반도체영역(13)은 상기 제 5 반도체영역(19)을 둘러싸도록 폐환상으로 형성되어 있는 것을 특징으로 하는 반도체장치.
제 1 항에 있어서,

상기 제 5 반도체영역(19)의 표면영역에 형성되고, 또한 상기 제 5 반도체영역(19)보다도 불순물농도가 높은 제 1 도전형의 제 8 반도체영역(12)을 추가로 구비하며,

상기 제 8 반도체영역(12)은 백게이트전극(5)에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
제 1 도전형의 제 1 반도체영역(15)과,

상기 제 1 반도체영역(15) 위에 형성된 제 2 도전형의 제 2 반도체영역(21)과,

상기 제 2 반도체영역(21)의 표면영역에 해당 제 2 반도체영역(21)의 바깥둘레를 따르도록 형성되고, 또한 상기 제 1 반도체영역(15)보다도 불순물농도가 높은 제 1 도전형의 제 3 반도체영역(13)과,

상기 제 3 반도체영역(13)의 하면에 인접하도록 형성되고 또한 상기 제 1 반도체영역(15)보다도 불순물농도가 높은 제 1 도전형의 제 4 반도체영역(14)과,

상기 제 2 반도체영역(21)의 표면영역에 형성된 제 1 도전형의 제 5 반도체영역(19)과,

상기 제 5 반도체영역(19)의 표면영역에 형성된 제 2 도전형의 제 6 반도체영역(23)과,

상기 제 2 반도체영역(21)에 전기적으로 접속된 제 1 전극(2)과,

상기 제 6 반도체영역(23)에 전기적으로 접속된 제 2 전극(4)과,

상기 제 5 반도체영역(19) 위에 절연막(31)을 통하여 배치된 제어전극(3)을 구비하며,

상기 제 4 반도체영역(14)은 상기 제 1 반도체영역(15) 및 상기 제 2 반도체영역(21)내에 형성되고, 상기 제 3 반도체영역(13)보다도 제 1 전극(2)측으로 연신하도록 형성되어 있는 돌출조각부(14a)와, 상기 돌출조각부(14a)보다도 제 1 전극(2)측으로 연신하지 않도록 형성되어 있는 부분(14b)을 구비하는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제 4 반도체영역(14)의 돌출조각부(14a)는 상기 제 1 전극(2)에 마이너스의 정전기가 인가된 상태에서 상기 제어전극(3)과 해당 제어전극(3) 아래쪽의 상기 제 5 반도체영역(19)의 전위차가 작아지도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제 4 반도체영역(14)의 돌출조각부(14a)의 상면은 상기 제 5 반도체영역(19)의 하면과 대향하는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제 2 반도체영역(21)의 표면영역에 해당 제 2 반도체영역(21)보다도 높은 불순물농도를 갖는 제 2 도전형의 제 7 반도체영역(22)을 추가로 구비하고,

상기 제 7 반도체영역(22)은 상기 제 1 전극(2)에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

상기 제 5 반도체영역(19)의 표면영역에 형성되고, 또한 상기 제 5 반도체영역(19)보다도 불순물농도가 높은 제 1 도전형의 제 8 반도체영역(12)을 추가로 구비하며,

상기 제 8 반도체영역(12)은 백게이트전극(5)에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
제 12 항에 있어서,

상기 제 5 반도체영역(19)은 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하는 영역(19b)과, 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하지 않는 영역(19a)을 가지며, 양자는 서로 번갈아서 또한 이간하여 형성되어 있는 것을 특징으로 하는 반도체장치.
제 13 항에 있어서,

상기 제 5 반도체영역(19)의 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하지 않는 영역(19a)의 하부에는 상기 제 4 반도체영역(14)의 돌출조각부(14a)가 형성되어 있는 것을 특징으로 하는 반도체장치.
제 14 항에 있어서,

상기 제 4 반도체영역(14)의 돌출조각부(14a)는 상기 제 5 반도체영역(19)보다도 상기 제 1 전극(2)측으로 연신하도록 형성되어 있는 것을 특징으로 하는 반도체장치.
제 13 항에 있어서,

상기 제 5 반도체영역(19)의 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하는 영역(19b)의 하부에는 상기 제 4 반도체영역(14)의 돌출조각부(14a)가 형성되어 있지 않은 것을 특징으로 하는 반도체장치.
제 13 항에 있어서,

상기 제 5 반도체영역(19)은 상기 제 7 반도체영역(22)을 포위하도록 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하는 영역(19b)과, 상기 제 6 반도체영역(23) 및 상기 제 8 반도체영역(12)을 구비하지 않는 영역(19a)이 서로 번갈아서 또한 이간하여 배치되며,

상기 제 3 반도체영역(13)은 상기 제 5 반도체영역(19)을 둘러싸도록 폐환상으로 형성되어 있는 것을 특징으로 하는 반도체장치.
제 8 항에 있어서,

고압저항소자(121)를 추가로 구비하는 것을 특징으로 하는 반도체장치.