KR20060020895A

KR20060020895A - 박막 트랜지스터 표시판의 제조 방법

Info

Publication number: KR20060020895A
Application number: KR1020040069606A
Authority: KR
Inventors: 박정준
Original assignee: 삼성전자주식회사
Priority date: 2004-09-01
Filing date: 2004-09-01
Publication date: 2006-03-07

Abstract

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 게이트선 위에 게이트 절연막, 진성 반도체층, 불순물 반도체층 및 도전막을 연속하여 적층하는 단계, 도전막 위에 감광막을 형성하고, 슬릿 노광부를 가지는 광마스크를 이용하여 감광막을 노광 및 현상하는 단계, 노광 및 현상된 감광막을 에치 백하여 진성 반도체층의 채널부에 대응하는 도전막의 일부를 노출하는 단계, 노출된 도전막 및 이에 대응하는 불순물 반도체층을 식각하여 진성 반도체층의 일부를 노출하는 단계, 금속막 및 노출된 진성 반도체층의 일부 위에 보호막을 증착하는 단계를 포함하고, 진성 반도체층의 채널부에 대응하는 감광막은 슬릿 노광되어 감광막의 일부가 잔류하며, 일부가 잔류된 감광막의 측벽은 경사지게 형성되는 것이 바람직하다. 따라서, 본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 반도체층의 돌출부에 대응하는 부분에 그래쥬얼 슬릿 노광을 진행하여 감광막의 측벽을 경사지게 형성함으로써 에치 백 량을 낮출 수 있다. 또한, 에치 백 량을 감소시킴으로써 과다 스큐 및 공정 택트 타임의 증가를 해결할 수 있다.

슬릿패턴, 광마스크, 에치백, skew

Description

박막 트랜지스터 표시판의 제조 방법{MANUFACTURING METHOD OF THIN FILM TRANSISTOR ARRAY PANEL}

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 배치도이고,

도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이고,

도 3은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 게이트선을 형성하는 단계의 배치도이고,

도 4는 도 3의 IV-IV'선을 따라 자른 단면도이고,

도 5는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 4의 다음 단계에서의 도면이고,

도 6a는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 5의 다음 단계에서의 도면이고,

도 6b는 도 6a에 도시된 복수개의 슬릿 패턴을 가지는 광마스크를 도시한 도면이고,

도 7은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 6a의 다음 단계에서의 도면이고,

도 8은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 7의 다음 단계에서의 도면이고,

도 9는 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 도 8의 다음 단계에서의 배치도이고,

도 10은 도 9의 X-X'선을 따라 자른 단면도이고,

도 11은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 도 9의 다음 단계에서의 배치도이고,

도 12는 도 11의 XII-XII'선을 따라 자른 단면도이다.

<도면의 주요부분에 대한 부호의 설명>

110 : 기판 121 : 게이트선

124 : 게이트 전극 140 : 게이트 절연막

151, 154 : 반도체 161, 165 : 저항성 접촉 부재

171, 179 : 데이터선 173 : 소스 전극

175 : 드레인 전극 180 : 보호막

182, 187 : 접촉 구멍 190 : 화소 전극

81, 82 : 접촉 보조 부재

본 발명은 박막 트랜지스터 표시판의 제조 방법에 관한 것이다.

액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전계 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 액정층을 통과하는 빛의 투과율을 조절하는 표시 장치이다.

액정 표시 장치 중에서도 현재 주로 사용되는 것은 전계 생성 전극이 두 표시판에 각각 구비되어 있는 것이다. 이중에서도 한 표시판에는 복수의 화소 전극이 행렬의 형태로 배열되어 있고 다른 표시판에는 하나의 공통 전극이 표시판 전면을 덮고 있는 구조의 액정 표시 장치가 주류이다. 이 액정 표시 장치에서의 화상의 표시는 각 화소 전극에 별도의 전압을 인가함으로써 이루어진다. 이를 위해서 화소 전극에 인가되는 전압을 스위칭하기 위한 삼단자 소자인 박막 트랜지스터를 각 화소 전극에 연결하고 이 박막 트랜지스터를 제어하기 위한 신호를 전달하는 게이트선과 화소 전극에 인가될 전압을 전달하는 데이터선을 표시판에 설치한다.

이러한 액정 표시 장치용 표시판은 여러 개의 도전층과 절연층이 적층된 층상 구조를 가진다. 게이트선, 데이터선 및 화소 전극은 서로 다른 도전층(이하 각각 게이트 도전체, 데이터 도전체 및 화소 도전체라 함)으로 만들어지고 절연층으로 분리되어 있는데, 아래에서부터 차례로 배치되는 것이 일반적이다.

이와 같은 층상 구조를 가지는 박막 트랜지스터 표시판은 여러 번에 걸친 박막의 성막 및 사진 식각 공정을 통하여 제조하며 얼마나 적은 수의 사진 식각 공정을 통하여 얼마나 안정된 소자를 형성하는지가 제조 원가를 결정하는 중요한 요소이다.

4매 마스크 공정에는 슬릿 마스크를 이용하는 공정이 요구되는 데 이 때, 에치 백 공정이 추가됨에 따라 공정 택트 타임이 증가되고, 데이터선의 스큐(Skew)가 과다하게 증가된다는 문제점이 있다.

특히 에치 백 공정은 반도체층의 채널부를 노출시키기 위해 불가필한 공정이기 때문에 생략할 수는 없으며, 채널부의 노출을 위한 에치 백 량이 증가함에 따라 데이터선의 스큐(skew)도 함께 증가하게 된다. 스큐(skew)란 에치 백 공정에 의해 데이터선 아래에 형성되어 있는 반도체층의 일부가 노출된 상태를 말하며, 이와 같이 노출된 반도체층에는 광전류가 발생하기 쉬우므로 오프 전류가 발생하기 쉽다는 문제점이 있다. 또한, 에치 백 량이 1000Å 증가함에 따라 데이터선의 일측면에서의 스큐는 0.2㎛ 씩 증가하며, 데이터선의 양측면에서는 0.4㎛ 정도 증가하므로 충분한 데이터선의 폭의 확보를 저해한다는 문제점이 있다.

본 발명의 기술적 과제는 4매 마스크 공정에서 에치 백 량을 감소시켜 스큐의 발생을 감소시키는 박막 트랜지스터 표시판의 제조 방법을 제공하는 것이다.

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 기판 위에 게이트선을 형성하는 단계, 상기 게이트선 위에 게이트 절연막, 진성 반도체층, 불순물 반도체층 및 도전막을 연속하여 적층하는 단계, 상기 도전막 위에 감광막을 형성하고, 슬릿 노광부를 가지는 광마스크를 이용하여 상기 감광막을 노광 및 현상하는 단계, 상기 노광 및 현상된 감광막을 에치 백하여 상기 진성 반도체층의 채널부에 대응하는 상기 도전막의 일부를 노출하는 단계, 노출된 상기 도전막 및 이에 대응하는 불순물 반도체층을 식각하여 상기 진성 반도체층의 일부를 노출하는 단계, 상기 금속막 및 노출된 상기 진성 반도체층의 일부 위에 보호막을 증착하는 단계를 포함하고, 상기 진성 반도체층의 채널부에 대응하는 상기 감광막은 슬릿 노광되어 감광막의 일부가 잔류하며, 일부가 잔류된 감광막의 측벽은 경사지게 형성되는 것이 바람직하다.

또한, 상기 광마스크의 슬릿 노광부는 복수개의 슬릿부 및 노출부로 이루어지는 것이 바람직하다.

또한, 상기 복수개의 슬릿부는 상기 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작은 것이 바람직하다.

또한, 상기 복수개의 노출부는 상기 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작은 것이 바람직하다.

그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한 다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.

이제 본 발명의 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 바람직한 한 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 의해 제조된 박막 트랜지스터 표시판에 대하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 의해 제조된 박막 트랜지스터 표시판의 배치도이고, 도 2는 도 1의 박막 트랜지스터 표시판을 II-II'선을 따라 잘라 도시한 단면도이다.

도 1 및 도 2에 도시한 바와 같이, 절연 기판(110) 위에 복수의 게이트선(gate line)(121) 및 복수의 유지 전극선(storage electrode lines)(131)이 형성되어 있다.

게이트선(121)과 유지 전극선(131)은 주로 가로 방향으로 뻗어 있고 서로 분리되어 있다. 게이트선(121)은 게이트 신호를 전달하며, 각 게이트선(121)의 일부는 위로 돌출하여 복수의 게이트 전극(gate electrode)(124)을 이룬다. 유지 전극선(131)은 공통 전압(common voltage) 따위의 미리 정해진 전압을 인가 받으며, 폭이 아래위로 확장된 확장부(expansion)(137)를 포함한다.

게이트선(121) 및 유지 전극선(131)은 비저항(resistivity)이 낮은 은(Ag)이나 은 합금 등 은 계열 금속, 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 다른 물질, 특히 ITO 또는 IZO와의 물리적, 화학적, 전기적 접촉 특성이 좋은 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금[보기: 몰리브덴-텅스텐(MoW) 합금] 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수도 있다. 하부막과 상부막의 조합의 예로는 크롬/알루미늄-네오디뮴(Nd) 합금을 들 수 있다.

게이트선(121) 및 유지 전극선(131)의 측면은 경사져 있으며, 경사각은 기판(110)의 표면에 대하여 약 30-80° 범위이다.

게이트선(121) 및 유지 전극선(131) 위에 질화규소(SiNx) 따위로 이루어진 게이트 절연막(140)이 형성되어 있다.

게이트 절연막(140) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon)(비정질 규소는 약칭 a-Si로 씀) 등으로 이루어진 복수의 선형 반도체(151)가 형성되어 있다. 선형 반도체(151)는 주로 세로 방향으로 뻗어 있으며 이로부터 복수의 돌출부(extension)(154)가 게이트 전극(124)을 향하여 뻗어 나와 있다.

반도체(151)의 상부에는 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 복수의 선형 및 섬형 저항성 접촉 부재(ohmic contact)(161, 165)가 형성되어 있다. 선형 접촉 부재(161)는 복수의 돌출부(163)를 가지고 있으며, 이 돌출부(163)와 섬형 접촉 부재(165)는 쌍을 이루어 반도체(151)의 돌출부(154) 위에 위치한다.

반도체(151)와 저항성 접촉 부재(161, 165)의 측면 역시 경사져 있으며 경사 각은 30-80°이다.

저항 접촉 부재(161, 165) 및 게이트 절연막(140) 위에는 각각 복수의 데이터선(data line)(171)과 복수의 드레인 전극(drain electrode)(175)이 형성되어 있다.

데이터선(171)은 주로 세로 방향으로 뻗어 게이트선(121)과 교차하며 데이터 전압(data voltage)을 전달한다. 각 데이터선(171)에서 드레인 전극(175)을 향하여 뻗은 복수의 가지가 소스 전극(source electrode)(173)을 이룬다. 한 쌍의 소스 전극(173)과 드레인 전극(175)은 서로 분리되어 있으며 게이트 전극(123)에 대하여 서로 반대쪽에 위치한다. 드레인 전극(175)은 유지 전극선(131)의 확장부(137) 쪽으로 연장되어 확장부(137)와 중첩하는 돌출부(177)를 가지고 있다. 게이트 전극(123), 소스 전극(173) 및 드레인 전극(175)은 반도체(151)의 노출부(154)와 함께 박막 트랜지스터(thin film transistor, TFT)를 이루며, 박막 트랜지스터의 채널(channel)은 소스 전극(173)과 드레인 전극(175) 사이의 노출부(154)에 형성된다.

반도체(151)는 박막 트랜지스터가 위치하는 돌출부(154)를 제외하면 데이터선(171), 드레인 전극(175) 및 그 하부의 저항성 접촉 부재(161, 165)와 실질적으로 동일한 평면 형태를 가지고 있다. 단, 반도체(151)는 데이터선(171) 및 드레인 전극(175)과 그 하부의 저항성 접촉 부재(161, 165)의 아래에 존재하는 부분 외에도 소스 전극(173)과 드레인 전극(175) 사이에 이들에 가리지 않고 노출된 부분을 가지고 있다. 즉, 저항성 접촉 부재(161, 165)는 그 하부의 반도체(151)와 그 상 부의 데이터선(171) 및 드레인 전극(175)의 사이에만 존재하고 이들 사이의 접촉 저항을 낮추어 주는 역할을 한다.

데이터선(171) 및 드레인 전극(175) 또한 은 계열 금속 또는 알루미늄 계열 금속 따위로 이루어진 도전막을 포함하며, 이러한 도전막에 더하여 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 몰리브덴(Mo) 및 이들의 합금 따위로 이루어진 다른 도전막을 포함하는 다층막 구조를 가질 수 있다. 데이터선(171)과 드레인 전극(175)의 측면 역시 경사져 있으며, 경사각은 수평면에 대하여 약 30-80° 범위이다.

데이터선(171) 및 드레인 전극(175)과 노출된 반도체 부분(154)의 위에는 질화규소로 이루어진 보호막(180p)이 형성되어 있다. 그리고, 보호막(180p) 위에 유기 절연 물질로 이루어지는 유기막(180q)이 형성될 수 있다. 이러한 유기막(180q)은 평탄화 및 고개구율을 위해 적용되며 필수적인 것은 아니다.

보호막(180p) 및 유기막(180q)은 데이터선(171)의 일부(179)를 드러내는 접촉 구멍(182) 및 드레인 전극(175)의 일부를 드러내는 접촉 구멍(187)을 가지고 있다. 유기막(180q) 위에는 ITO 또는 IZO로 이루어진 복수의 화소 전극(pixel electrode)(190) 및 복수의 접촉 보조 부재(contact assistant)(82)가 형성되어 있다.

화소 전극(190)은 접촉 구멍(186)을 통하여 드레인 전극(175)과 물리적·전기적으로 연결되어 드레인 전극(175)으로부터 데이터 전압을 인가 받는다. 데이터 전압이 인가된 화소 전극(190)은 상부 표시판의 공통 전극과 함께 전기장을 생성함으로써 두 전극 사이의 액정층의 액정 분자들을 재배열시킨다.

또한, 화소 전극(190)과 공통 전극은 축전기[이하 액정 축전기(liquid crystal capacitor)라 함]를 이루어 박막 트랜지스터가 턴 오프된 후에도 인가된 전압을 유지하는데, 전압 유지 능력을 강화하기 위하여 액정 축전기와 병렬로 연결된 다른 축전기를 두며 이를 유지 축전기(storage electrode)라 한다. 유지 축전기는 화소 전극(190)과 유지 전극선(131)의 중첩 및 화소 전극(190)과 이웃 게이트선(121)[이를 전단 게이트선(previous gate line)이라 함]의 중첩 등으로 만들어지며, 유지 축전기의 정전 용량, 즉 유지 용량을 늘이기 위하여 유지 전극선(131)을 확장한 확장부(137)를 두어 중첩 면적을 크게 하는 한편, 화소 전극(190)과 연결되고 확장부(137)와 중첩되는 드레인 전극(175)의 돌출부(177)를 보호막(180p) 아래에 두어 둘 사이의 거리를 가깝게 한다.

접촉 보조 부재(82)는 접촉 구멍(182)을 통하여 데이터선(171)의 끝부분(179)과 연결된다. 접촉 보조 부재(82)는 데이터선(171)의 끝부분(179)과 외부 장치와의 접착성을 보완하고 이들을 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다.

그러면, 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대하여 도 3 내지 12와 앞서의 도 1 및 도 2를 참고로 하여 상세히 설명한다.

도 3은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 게이트선을 형성하는 단계의 배치도이고, 도 4는 도 3의 IV-IV'선을 따라 자른 단면도이고, 도 5는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 4의 다음 단계에서의 도면이고, 도 6a는 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 5의 다음 단계에서의 도면이고, 도 6b는 도 6a에 도시된 복수개의 슬릿 패턴을 가지는 광마스크를 도시한 도면이고, 도 7은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 6a의 다음 단계에서의 도면이고, 도 8은 도 1에 도시한 박막 트랜지스터 표시판을 II-II' 선을 따라 절단한 단면도로서, 도 7의 다음 단계에서의 도면이고, 도 9는 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 도 8의 다음 단계에서의 배치도이고, 도 10은 도 9의 X-X'선을 따라 자른 단면도이고, 도 11은 도 1 및 도 2에 도시한 실시예에 따른 박막 트랜지스터 표시판을 제조하는 방법 중 도 9의 다음 단계에서의 배치도이고, 도 12b는 도 11의 XII-XII'선을 따라 자른 단면도이다.

먼저, 도 3 및 도 4에 도시한 바와 같이, 투명한 절연 기판(110) 위에 크롬, 몰리브덴, 알루미늄, 은 또는 이들의 합금 등의 금속을 스퍼터링 등의 방법으로 증착하여 단층 또는 복수층의 게이트 금속막을 형성한다. 이후 금속막을 마스크를 이용한 사진 식각 공정으로 건식 또는 습식 식각하여 기판(110) 위에 복수의 게이트 전극(124)을 포함하는 복수의 게이트선(121)을 형성한다. 그리고, 유지 용량을 늘이기 위하여 유지 전극선(131) 및 그 확장부(137)도 동시에 형성한다. 이때, 이들(121, 124)의 측벽은 테이퍼지도록 형성하며 테이퍼 형태는 이들 위에 형성되는 층이 잘 밀착될 수 있도록 한다.

다음으로, 도 5에 도시한 바와 같이, 게이트 절연막(140), 진성 비정질 규소층(intrinsic amorphous silicon)(150), 불순물 비정질 규소층(extrinsic amorphous silicon)(160)을 화학 기상 증착법(chemical vapor deposition, CVD)으로, 금속막(170)을 스퍼터링 따위로 연속하여 적층한다.

게이트 절연막(140)의 재료로는 질화규소가 좋으며 적층 온도는 250~500℃, 두께는 2,000∼5,000Å 정도인 것이 바람직하다. 진성 비정질 규소층(150), 불순물 비정질 규소층(160)의 두께는 각각 500 Å 내지 1,500 Å, 300 Å 내지 600 Å 정도인 것이 바람직하다. 금속막(170)은 크롬(Cr), 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 몰리브덴 합금[보기: 몰리브덴-텅스텐(MoW) 합금, 크롬-몰리브덴(CrMo) 합금, 몰리브덴-티타늄(MoTi) 합금, 몰리브덴-네오디뮴(MoNb), 몰리브덴-바나듐(MoV)], 탄탈륨(Ta), 티타늄(Ti) 등으로 이루어지는 것이 바람직하다.

다음으로, 도 6a에 도시한 바와 같이, 금속막(170) 위에 감광막(50)을 형성한 후, 감광막(50)을 소정의 패턴을 가지는 광마스크(1000)를 이용하여 슬릿 노광 및 현상한다. 이 때, 광마스크(1000)는 도 6a 및 도 6b에 도시한 바와 같이, 반도체층의 채널부(154)에 대응하는 부분에는 슬릿 형태로 형성한다.

이에 대해 이하에서 상세히 설명한다.

도 6a 및 도 6b에 도시한 바와 같이, 광마스크(1000)는 전부 노광부(1002), 슬릿 노광부(1003a, 1003b, 1003c, A, B, C, D) 및 차단부(1001a, 1001b)로 형성되어 있다.

슬릿 노광부(1003a, 1003b, 1003c, A, B, C, D)는 반도체층의 돌출부 즉, 채널부(154)에 대응하는 부분에 형성되어 있다. 슬릿 노광부는 복수개의 슬릿부(1003a, 1003b, 1003c)와 노출부(A, B, C, D)로 이루어진다. 복수개의 슬릿부 (1003a, 1003b, 1003c)는 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작도록 형성되어 있다. 즉, 제1 슬릿부(1003a)의 폭은 제2 및 제3 슬릿부(1003b, 1003c)의 폭보다 크게 형성되어 있다.

또한, 복수개의 노출부(A, B, C, D)도 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작도록 형성되어 있다. 즉, 제1 및 제2 노출부(B, C)의 폭은 제3 및 제4 노출부(A, D)의 폭보다 크게 형성되어 있다.

이와 같이, 슬릿 노광부를 그래쥬얼 슬릿(Gradual slit)으로 형성함으로써 반도체층의 채널부(154)에 대응하는 부분의 감광막(50)의 측벽(51)이 경사지게 형성된다.

즉, 전부 노광부(1002)에 대응하는 감광막(50)은 모두 제거되며, 슬릿 노광부(1003a, 1003b, 1003c, A, B, C, D)에 대응하는 감광막(50)은 측벽(51)은 경사지게 제거되고 밑면(52)은 모두 제거되지 않고 일부가 잔류한다. 그리고, 차단부(1001a, 1001b)에 대응하는 감광막(50)은 모두 제거되지 않고 잔류한다.

예컨대, 슬릿 노광부의 전체 폭을 6㎛ 정도로 형성할 경우에, 제1 슬릿부(1003a)의 폭은 1㎛, 제2 및 제3 슬릿부(1003b, 1003c)의 폭은 0.8㎛ 정도로 형성하고, 제1 및 제2 노출부(B, C)의 폭은 1㎛, 제3 및 제4 노출부(A, D)의 폭은 0.5㎛정도로 형성하는 것이 바람직하다.

상기와 같은 슬릿 노광부를 가지는 광마스크로 노광 및 현상 공정을 진행한 경우에 노광 및 현상되지 않는 부분의 감광막의 두께가 1000 내지 16000Å 정도인 경우에, 감광막 중 잔류하는 밑면(52) 부분의 감광막의 두께는 3000 내지 6000Å이 되고, 감광막 중 측벽(51) 부분의 감광막의 두께는 7000 내지 13000Å 정도가 된다. 따라서, 에치백 공정에서 채널 영역을 노출시키기 위해 감광막 중 잔류하는 밑면(52) 부분 및 측벽(51) 부분을 제거하는 경우에, 감광막 중 측벽(51) 부분의 감광막의 두께는 7000 내지 13000Å 정도로서 노광 및 현상되지 않는 부분의 감광막의 두께인 1000 내지 16000Å 정도보다 적기 때문에 에치백 량이 줄어든다.

한편, 본 발명의 일 실시예에서는 슬릿 노광부를 그래쥬얼 슬릿으로 형성하였으나, 이중 슬릿으로 슬릿 노광부를 형성할 수도 있다.

다음으로, 노광 및 현상 공정에 의해 형성된 감광막 패턴을 식각 마스크로 하여 금속막(170), 불순물 비정질 규소층(160), 진성 비정질 규소층(150)의 세 층을 식각하여, 복수의 데이터선(171, 179), 복수의 선형 저항성 접촉 부재(161)와 복수의 돌출부(154)를 각각 포함하는 복수의 선형 진성 반도체(151)를 형성한다.

다음으로, 도 7에 도시한 바와 같이, 에치 백(etch back) 공정을 진행하여 슬릿 노광부(1003a, 1003b, 1003c, A, B, C, D)에 대응하는 부분의 잔류하는 감광막(50)을 모두 제거하여 반도체층의 채널부(154)에 대응하는 부분 위에 형성되어 있는 데이터선의 일부를 노출시킨다.

이러한 에치백 공정에서는 감광막(50)의 측벽(51)의 경사각이 수직에 가까울수록 감광막(50)의 측벽(51)의 경사각을 낮추는데 많은 식각량이 요구된다.

따라서, 본 발명의 일 실시예와 같이, 반도체층의 돌출부(154)에 대응하는 부분에 그래쥬얼 슬릿 노광을 진행하여 감광막(50)의 측벽(51)을 경사지게 형성함으로써 에치 백 량을 낮출 수 있다.

또한, 글래스 기판이 대형화될수록 슬릿 노광 및 현상 공정만으로 채널부(154)에 대응하는 감광막(50) 패턴을 균일하게 형성하기 어려워지므로 에치 백 량에 의존하게 되며 따라서, 공정 택트 타임도 증가하게 된다. 이 경우, 본 발명의 일 실시예와 같이, 반도체층의 돌출부(154)에 대응하는 부분에 그래쥬얼 슬릿 노광을 진행하여 감광막(50)의 측벽(51)을 미리 식각함으로써 식각량을 낮추어 공정 택트 타임도 단축시킬 수 있다. 또한, 에치 백 량을 낮춤으로써 데이터선 양 측면의 스큐(skew)도 감소시킬 수 있다.

다음으로, 도 8에 도시한 바와 같이, 노출된 데이터선을 식각함으로써 데이터선은 소스 전극(173) 및 드레인 전극(175)으로 분리된다.

그리고, 소스 전극(173)과 드레인 전극(175)으로 가리지 않는 저항성 접촉층을 식각하여 소스 전극(173)과 드레인 전극(175) 사이의 반도체층(154)을 드러내고 저항성 접촉층(161)을 두 부분(163, 165)으로 분리한다.

다음으로, 도 11 및 도 12에 도시한 바와 같이, 질화 규소 또는 산화 규소를 적층하여 보호막(180p)을 형성한다. 이후 보호막(180p) 위에 유기 절연 물질로 이루어진 유기막(180q)을 형성할 수 있다. 이러한 유기막(180q)은 평탄화 및 고개구율을 위해 적용되며 필수적인 것은 아니다.

그리고, 보호막(180p) 및 유기막(180q)을 각각 관통하여 데이터선의 일부를 드러내는 접촉 구멍(187)과, 데이터선(171)의 한쪽 끝부분을 노출하는 접촉 구멍(182)을 형성한다.

다음으로, 도 1 및 도 2에 도시된 바와 같이, 유기막 위에 접촉 구멍(187)을 통하여 박막 트랜지스터와 전기적으로 연결되는 화소 전극을 형성한다. 즉, 기판(110)에 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등의 투명한 도전 물질을 증착하고, 마스크를 이용한 사진 식각 공정으로 식각하여 접촉 구멍(187)을 통해 드레인 전극(175)과 연결되는 화소 전극(190), 접촉 구멍(182)을 통해 데이터선의 한쪽 끝부분(179)과 연결되는 접촉 보조 부재(82)를 형성한다.

한편, 게이트선(121)의 한쪽 끝부분은 게이트 구동 회로(도시하지 않음)로부터 전달되는 신호를 전달받기 위해 사용되며 게이트선(121) 폭보다 넓은 폭을 가질 수 있다. 그리고, 보호막(180p) 및 유기막(180q)은 게이트선(121)의 끝 부분을 드러내는 복수의 접촉 구멍(도시하지 않음)을 가지고 있으며, 접촉 구멍(도시하지 않음)에는 게이트선(121)의 끝 부분과 접촉하는 복수의 접촉 보조 부재(도시하지 않음)를 형성할 수 있다. 이러한 접촉 보조 부재(도시하지 않음) 및 접촉 구멍(도시하지 않음)은 게이트선(121)에 신호를 공급하는 게이트 구동 회로(도시하지 않음)가 칩의 형태로 표시판 또는 가요성 회로 기판(도시하지 않음) 위에 장착되는 경우에 필요하다. 반면, 게이트 구동 회로가 기판(110) 위에 직접 박막 트랜지스터 등으로 만들어지는 경우에는 도 1 및 도 2의 경우처럼 접촉 구멍 및 접촉 보조 부재가 필요하지 않다.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개 념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

본 발명에 따른 박막 트랜지스터 표시판의 제조 방법은 반도체층의 돌출부에 대응하는 부분에 그래쥬얼 슬릿 노광을 진행하여 감광막의 측벽을 경사지게 형성함으로써 에치 백 량을 낮출 수 있다.

또한, 에치 백 량을 감소시킴으로써 과다 스큐 및 공정 택트 타임의 증가를 해결할 수 있다.

Claims

기판 위에 게이트선을 형성하는 단계,

상기 게이트선 위에 게이트 절연막, 진성 반도체층, 불순물 반도체층 및 도전막을 연속하여 적층하는 단계,

상기 도전막 위에 감광막을 형성하고, 슬릿 노광부를 가지는 광마스크를 이용하여 상기 감광막을 노광 및 현상하는 단계,

상기 노광 및 현상된 감광막을 에치 백하여 상기 진성 반도체층의 채널부에 대응하는 상기 도전막의 일부를 노출하는 단계,

노출된 상기 도전막 및 이에 대응하는 불순물 반도체층을 식각하여 상기 진성 반도체층의 일부를 노출하는 단계,

상기 금속막 및 노출된 상기 진성 반도체층의 일부 위에 보호막을 증착하는 단계

를 포함하고,

상기 진성 반도체층의 채널부에 대응하는 상기 감광막은 슬릿 노광되어 감광막의 일부가 잔류하며, 일부가 잔류된 감광막의 측벽은 경사지게 형성되는 박막 트랜지스터 표시판의 제조 방법.
제1항에서,

상기 광마스크의 슬릿 노광부는 복수개의 슬릿부 및 노출부로 이루어지는 박 막 트랜지스터 표시판의 제조 방법.
제2항에서,

상기 복수개의 슬릿부는 상기 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작은 박막 트랜지스터 표시판의 제조 방법.
제2항에서,

상기 복수개의 노출부는 상기 슬릿 노광부의 중심부에서 가장자리부로 갈수록 폭이 작은 박막 트랜지스터 표시판의 제조 방법.