KR20050101616A - Method for manufacturing power mosfet - Google Patents
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Abstract
본 발명은 LDMOSFET(Lateral Double-diffused MOSFET)의 동작 저항(On-Resistance)을 감소시킬 수 있는 파워 모스펫(Power MOSFET) 제조방법을 개시한다. 개시된 본 발명의 방법은, p형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 게이트 절연막 및 게이트 도전막이 차례로 적층된 구조를 갖는 게이트 전극을 형성하는 단계; 상기 반도체 기판에 선택적으로 p형 불순물을 이온주입한 후, 1차 어닐 공정을 실시하여 p-채널을 형성하는 단계; 상기 결과의 반도체 기판에 선택적으로 n형 불순물을 이온주입한 후, 2차 어닐 공정을 실시하여 상기 p-채널과 소정 간격 이격된 n-드리프트 영역을 형성하는 단계; 상기 게이트 전극 양측 기판에 저농도의 n형 불순물 이온주입으로 LDD 영역을 형성하는 단계; 상기 결과의 기판에 선택적인 고농도의 n형 불순물 이온주입으로 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스 영역에 선택적인 고농도의 p형 불순물 이온주입으로 벌크 영역을 형성하는 단계를 포함한다. The present invention discloses a power MOSFET manufacturing method capable of reducing the on-resistance of an LDMOSFET (Lateral Double-diffused MOSFET). The disclosed method includes providing a semiconductor substrate equipped with a p-type well; Forming a gate electrode having a structure in which a gate insulating film and a gate conductive film are sequentially stacked on the substrate; Selectively implanting p-type impurities into the semiconductor substrate, and then performing a first annealing process to form a p-channel; Selectively implanting n-type impurities into the resultant semiconductor substrate, and then performing a second annealing process to form n-drift regions spaced apart from the p-channel by a predetermined interval; Forming an LDD region by implanting a low concentration of n-type impurity ions into the substrate on both sides of the gate electrode; Forming a source / drain region by selectively implanting a high concentration of n-type impurity ions into the resulting substrate; And forming a bulk region by selectively implanting a high concentration of p-type impurity ions into the source region.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, LDMOSFET(Lateral Double-diffused MOSFET)의 동작 저항(On-Resistance)을 감소시킬 수 있는 파워 모스펫(Power MOSFET) 제조방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a power MOSFET capable of reducing on-resistance of an LDMOSFET (Lateral Double-diffused MOSFET).
일반적으로 파워(Power) 모스펫(MOSFET : Metal Oxide Semiconductor Field Effect Transistor) 소자는 다른 반도체 소자에 비해 우수한 스위칭 속도를 가지고 있으며, 고전압 및 고전류의 제어가 가능하다.In general, power MOSFET (MOSFET) metal oxide semiconductor field effect transistor (MOSFET) device has a superior switching speed than other semiconductor devices, it is possible to control the high voltage and high current.
이러한 고전압 전력 소자들로는 DMOSFET(Double-diffused MOSFET), 절연 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor : IGBT), EDMOSFET(Extended Drain MOSFET) 및 LDMOSFET(Lateral Double-diffused MOSFET) 등이 있다. Such high voltage power devices include a double-diffused MOSFET (DMOSFET), an insulated gate bipolar transistor (IGBT), an extended drain MOSFET (EDMOSFET), and a lateral double-diffused MOSFET (LDMOSFET).
이중에서 상기 LDMOSFET(Lateral Double-diffused MOSFET)은 칩(Chip) 내에서 HSD(High Side Driver), LSD(Low Side Driver), 또는, H-브릿지(Bridge) 회로 등에 다양하게 사용할 수 있고, 제조공정 역시 저전압 소자공정과 같이 집적하기 용이하다. Among them, the LDMOSFET (Lateral Double-diffused MOSFET) may be used in various ways in a high side driver (HSD), a low side driver (LSD), or an H-bridge circuit in a chip. It is also easy to integrate with low voltage device process.
상기 LDMOSFET(Lateral Double-diffused MOSFET)은 채널(Channel)과 드레인(Drain) 사이에 측면 확산된 정션(Junction)인 드리프트(Drift) 영역을 형성하고, 상기 드리프트 영역 위에 로코스(LOCOS : Local Oxidation of Silicon) 방식으로 필드산화막을 형성한 후, 게이트 전극과 동일한 다결정실리콘의 전극, 즉 필드 플레이트(Field Plate)를 게이트 전극과 연결함으로써 소자 동작 시 전류가 수평으로 흐르게 할 수 있으며, 동시에 높은 문턱전압을 구현할 수 있는 구조이다.The LDMOSFET (Lateral Double-diffused MOSFET) forms a drift region, which is a side diffusion junction between a channel and a drain, and a LOCOS (Local Oxidation of) on the drift region. After the field oxide film is formed by a silicon method, a current of the device may be horizontally connected during operation of the device by connecting an electrode of the same polysilicon as a gate electrode, that is, a field plate, with a gate electrode, and at the same time, a high threshold voltage It is a structure that can be implemented.
이러한 LDMOSFET 구조를 이용한 종래의 파워 모스펫 제조방법에 대하여 도 1a 내지 도 1d를 참조하여 간략하게 설명하면 다음과 같다. A conventional power MOSFET manufacturing method using such an LDMOSFET structure will be briefly described with reference to FIGS. 1A to 1D.
도 1a 내지 도 1d는 종래의 기술에 따른 파워 모스펫 제조방법을 설명하기 위한 공정별 단면도이다. 1A to 1D are cross-sectional views of processes for describing a method for manufacturing a power MOSFET according to the prior art.
종래의 파워 모스펫 제조방법은, 도 1a에 도시된 바와 같이, 먼저, p형 웰(11)이 구비된 반도체 기판(10)을 제공한다. 다음으로, 상기 반도체 기판(10)에 선택적 불순물 이온주입을 통한 p-채널(12) 및 n-드리프트 영역(13)을 각각 형성한다. 그런다음, 상기 반도체 기판(10) 상에 제1절연막(14) 및 제2절연막(15)을 차례로 형성한다. 이때, 상기 제1절연막(14)은 산화막으로 이루어지며, 상기 제2절연막(15)은 질화막으로 이루어진다. 이어서, 상기 제2절연막(15) 상에 상기 p-채널(12)을 덮고, n-드리프트 영역(13)의 소정 부분을 노출시키는 감광막 패턴(16)을 형성한다.The conventional power MOSFET manufacturing method, as shown in FIG. 1A, first provides a semiconductor substrate 10 having a p-type well 11. Next, the p-channel 12 and the n-drift region 13 are formed in the semiconductor substrate 10 through selective impurity ion implantation, respectively. Then, the first insulating film 14 and the second insulating film 15 are sequentially formed on the semiconductor substrate 10. In this case, the first insulating layer 14 is formed of an oxide film, and the second insulating layer 15 is formed of a nitride film. Subsequently, a photoresist pattern 16 is formed on the second insulating layer 15 to cover the p-channel 12 and to expose a predetermined portion of the n-drift region 13.
다음으로, 도 1b에 도시된 바와 같이, 상기 감광막 패턴을 식각 장벽으로 이용하여 상기 제2절연막 및 제1절연막을 식각한다. 계속해서, 상기 감광막 패턴을 제거한 다음, 상기 식각후 잔류된 제2절연막(15a) 및 제1절연막(14a)을 마스크로 이용하여 상기 노출된 기판(10) 표면을 산화시켜 필드산화막(17)을 형성한다. Next, as shown in FIG. 1B, the second insulating layer and the first insulating layer are etched using the photoresist pattern as an etching barrier. Subsequently, after removing the photoresist pattern, the exposed surface of the substrate 10 is oxidized using the second insulating layer 15a and the first insulating layer 14a remaining after the etching as a mask to form the field oxide layer 17. Form.
그리고 나서, 도 1c에 도시된 바와 같이, 상기 식각후 잔류된 제2절연막 및 제1절연막을 모두 제거한다. 그런 후, 상기 결과물 상에 도전 패턴(21)을 형성한다. 여기서, 상기 도전 패턴(21)은 상기 p-채널(12)의 소정 부분을 덮는 게이트 전극(19)과, 상기 게이트 전극(19)과 연결되며 상기 필드산화막(17)의 소정 부분을 덮는 필드 플레이트(Field Plate)(20)로 이루어진다. 이때, 상기 반도체 기판(10)과 게이트 전극(19) 사이에는 게이트 산화막(18)이 개재된다. 한편, 상기 필드 플레이트(20)는 드레인 영역에 가해지는 고전압에 의해서 발생되는 높은 전계를 효과적으로 분산시켜 항복 전압(Breakdown Voltage)이 저하되는 것을 막는 역할을 한다. Then, as shown in FIG. 1C, all of the second insulating film and the first insulating film remaining after the etching are removed. Then, the conductive pattern 21 is formed on the resultant. The conductive pattern 21 may include a gate electrode 19 covering a predetermined portion of the p-channel 12 and a field plate connected to the gate electrode 19 and covering a predetermined portion of the field oxide layer 17. (Field Plate) 20. In this case, a gate oxide film 18 is interposed between the semiconductor substrate 10 and the gate electrode 19. On the other hand, the field plate 20 effectively prevents the breakdown voltage from being lowered by dispersing a high electric field generated by the high voltage applied to the drain region.
그런다음, 도 1d에 도시된 바와 같이, 상기 게이트 전극(19) 측의 기판(10)에 저농도의 n형 불순물 이온주입으로 LDD(Lightly Doped Drain) 영역(n-)(22)을 형성한 다음, 상기 게이트 전극(19)의 측벽에 스페이서(23)를 형성한다. Then, as shown in FIG. 1D, LDD (Lightly Doped Drain) region (n-) 22 is formed on the substrate 10 on the side of the gate electrode 19 by the low concentration of n-type impurity ion implantation. The spacer 23 is formed on the sidewall of the gate electrode 19.
이후, 상기 결과의 기판(10)에 선택적인 고농도의 n형 불순물 이온주입으로 소오스/드레인 영역(n+)(24, 25)을 형성하고 나서, 상기 소오스 영역(24)에 선택적인 고농도의 p형 불순물 이온주입으로 바디콘택을 위한 벌크(Bulk) 영역(p+)(26)을 형성한다. Subsequently, source / drain regions (n +) 24 and 25 are formed by selectively implanting a high concentration of n-type impurity ions into the resulting substrate 10, and then a high concentration of p-type that is selectively selected in the source region 24. Impurity ion implantation forms a bulk region (p +) 26 for body contact.
그러나, 종래의 기술에서는 LDMOSFET(Lateral Double-diffused MOSFET)의 항복 전압(Breakdown Voltage)이 저하되는 것을 막기 위해 드리프트 영역 상에 게이트 전극과 연결되도록 형성된 필드 플레이트가 드리프트 영역에 흐르는 전자의 움직임을 방해하여 요구되는 항복 전압 특성에 비해서 소자의 동작 저항(On-Resistance) 특성이 다소 떨어지는 문제점이 발생된다. However, in the related art, a field plate formed to be connected to the gate electrode on the drift region prevents the movement of electrons flowing in the drift region in order to prevent the breakdown voltage of the LDMOSFET from decreasing. The on-resistance characteristic of the device is slightly lower than the required breakdown voltage characteristic.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, LDMOSFET(Lateral Double-diffused MOSFET)의 필드 플레이트가 드리프트 영역에 흐르는 전자의 움직임을 방해하는 것을 방지하여, 요구되는 항복 전압 특성을 그대로 유지하면서 소자의 동작 저항을 종래에 비해서 감소시킬 수 있는 파워 모스펫 제조방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above problems, and prevents the field plate of the LDMOSFET (Lateral Double-diffused MOSFET) from interfering with the movement of electrons flowing in the drift region, thereby maintaining the required breakdown voltage characteristics. It is an object of the present invention to provide a method for manufacturing a power MOSFET capable of reducing the operating resistance of a device as compared to the prior art.
상기와 같은 목적을 달성하기 위한 본 발명의 파워 모스펫 제조방법은, p형 웰이 구비된 반도체 기판을 제공하는 단계; 상기 기판 상에 게이트 절연막 및 게이트 도전막이 차례로 적층된 구조를 갖는 게이트 전극을 형성하는 단계; 상기 반도체 기판에 선택적으로 p형 불순물을 이온주입한 후, 1차 어닐 공정을 실시하여 p-채널을 형성하는 단계; 상기 결과의 반도체 기판에 선택적으로 n형 불순물을 이온주입한 후, 2차 어닐 공정을 실시하여 상기 p-채널과 소정 간격 이격된 n-드리프트 영역을 형성하는 단계; 상기 게이트 전극 양측 기판에 저농도의 n형 불순물 이온주입으로 LDD 영역을 형성하는 단계; 상기 결과의 기판에 선택적인 고농도의 n형 불순물 이온주입으로 소오스/드레인 영역을 형성하는 단계; 및 상기 소오스 영역에 선택적인 고농도의 p형 불순물 이온주입으로 벌크 영역을 형성하는 단계를 포함한다. In accordance with another aspect of the present invention, there is provided a power MOSFET manufacturing method comprising: providing a semiconductor substrate having a p-type well; Forming a gate electrode having a structure in which a gate insulating film and a gate conductive film are sequentially stacked on the substrate; Selectively implanting p-type impurities into the semiconductor substrate, and then performing a first annealing process to form a p-channel; Selectively implanting n-type impurities into the resultant semiconductor substrate, and then performing a second annealing process to form n-drift regions spaced apart from the p-channel by a predetermined interval; Forming an LDD region by implanting a low concentration of n-type impurity ions into the substrate on both sides of the gate electrode; Forming a source / drain region by selectively implanting a high concentration of n-type impurity ions into the resulting substrate; And forming a bulk region by selectively implanting a high concentration of p-type impurity ions into the source region.
본 발명에 따르면, LDMOSFET(Lateral Double-diffused MOSFET)을 제조함에 있어서, 종래의 필드산화막, 필드 플레이트 및 게이트 스페이서 형성 공정을 생략하고, 종래의 필드산화막이 차지했던 기판 부분에 LDD 영역을 형성함으로써, 요구되는 항복 전압 특성을 그대로 유지하면서 소자의 동작 저항을 종래에 비해서 감소시킬 수 있다. 뿐만 아니라, 본 발명에 따르면 공정을 단순화시킬 수 있다.According to the present invention, in manufacturing a LDMOSFET (Lateral Double-diffused MOSFET), by eliminating the conventional field oxide film, field plate and gate spacer forming process, by forming the LDD region in the substrate portion occupied by the conventional field oxide film, It is possible to reduce the operating resistance of the device as compared with the prior art while maintaining the required breakdown voltage characteristics. In addition, the present invention can simplify the process.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 파워 모스펫 제조방법을 설명하기 위한 공정별 단면도이다. 2A to 2C are cross-sectional views of processes for describing a method for manufacturing a power MOSFET according to an embodiment of the present invention.
본 발명의 실시예에 따른 파워 모스펫 제조방법은, 도 2a에 도시된 바와 같이, 먼저, p형 웰(41)이 구비된 반도체 기판(40)을 제공한다. 그런다음, 상기 기판 상에 게이트 절연막(42) 및 게이트 도전막(43)이 차례로 적층된 구조를 갖는 게이트 전극(44)을 형성한다. In the power MOSFET manufacturing method according to the embodiment of the present invention, as shown in FIG. 2A, first, a semiconductor substrate 40 having a p-type well 41 is provided. Then, a gate electrode 44 having a structure in which a gate insulating film 42 and a gate conductive film 43 are sequentially stacked is formed on the substrate.
계속해서, 상기 반도체 기판(40)에 선택적으로 p형 불순물을 이온주입한 후, 1차 어닐(Anneal) 공정을 실시하여 p-채널(45)을 형성한다. 한편, 본 발명에서는 종래와는 다르게 상기 게이트 전극(44)과 연결되는 필드 플레이트와 그 하부의 필드산화막 형성 공정을 생략하는데, 이는, 필드 플레이트가 드리프트 영역에 흐르는 전자의 움직임을 방해하여 동작 저항 특성을 떨어뜨리는 것을 막기 위함이다. Subsequently, after selectively implanting p-type impurities into the semiconductor substrate 40, a first annealing process is performed to form the p-channel 45. On the other hand, in the present invention, unlike the prior art, the process of forming the field plate connected to the gate electrode 44 and the field oxide film formed thereunder is omitted, which hinders the movement of electrons flowing in the drift region. This is to prevent falling.
다음으로, 도 2b에 도시된 바와 같이, 상기 결과의 반도체 기판(40)에 선택적으로 n형 불순물을 이온주입한 후에, 2차 어닐 공정을 실시하여 상기 p-채널(45)과 소정 간격 이격된 n-드리프트 영역(46)을 형성한다. Next, as shown in FIG. 2B, after selectively implanting n-type impurities into the resultant semiconductor substrate 40, a second annealing process is performed to be spaced apart from the p-channel 45 by a predetermined interval. n-drift region 46 is formed.
그리고 나서, 도 2c에 도시된 바와 같이, 상기 게이트 전극(44) 양측 기판(40)에 저농도의 n형 불순물 이온주입으로 LDD(Lightly Doped Drain) 영역(n-)(47, 48)을 형성한다. Then, as shown in FIG. 2C, LDD (Lightly Doped Drain) regions (n-) 47 and 48 are formed by implanting low concentration n-type impurity ions into the substrate 40 on both sides of the gate electrode 44. .
이어서, 상기 결과의 기판(40)에 선택적인 고농도의 n형 불순물 이온주입으로 소오스/드레인 영역(n+)(49, 50)을 형성한다. 그런 후에, 상기 소오스 영역(n+)(49)에 선택적인 고농도의 p형 불순물 이온주입으로 바디콘택을 위한 벌크(Bulk) 영역(p+)(51)을 형성한다. Subsequently, the source / drain regions (n +) 49 and 50 are formed in the resultant substrate 40 by selective high concentration of n-type impurity ion implantation. Thereafter, a high concentration of p-type impurity ions are implanted into the source region (n +) 49 to form a bulk region (p +) 51 for body contact.
상기와 같은 공정을 통해 제조되는 본 발명에 따른 파워 모스펫과 종래의 파워 모스펫의 항복 전압(Breakdown Voltage) 및 동작 저항(On-Resistance)을 비교해 보면 다음과 같다. Comparing the breakdown voltage and the on-resistance of the power MOSFET according to the present invention manufactured through the above process and the conventional power MOSFET are as follows.
도 3은 종래의 기술과 본 발명의 기술에 따른 파워 모스펫의 항복 전압(Breakdown Voltage) 시뮬레이션의 결과를 비교한 그래프이고, 도 4는 종래의 기술과 본 발명의 기술에 따른 파워 모스펫의 동작 저항(On-Resistance) 시뮬레이션의 결과를 비교한 그래프이다.Figure 3 is a graph comparing the results of the breakdown voltage simulation of the power MOSFET according to the prior art and the technique of the present invention, Figure 4 is the operating resistance of the power MOSFET according to the prior art and the technique of the present invention ( On-Resistance) is a graph comparing the results of simulation.
먼저, 도 3에 도시된 바와 같이, 종래의 기술과 본 발명의 기술에 따른 파워 모스펫의 항복 전압 시뮬레이션이 거의 같다는 것을 알 수 있다. 그리고, 도 4에 도시된 바와 같이, 본 발명의 V(전압)-I(전류) 직선(B)의 기울기가 종래의 V-I 직선(A)의 기울기에 비해 크므로, 본 발명의 기술에 따른 파워 모스펫의 동작 저항이 종래의 기술에 따른 파워 모스펫의 동작 저항에 비해 감소되었음을 알 수가 있다. First, as shown in Figure 3, it can be seen that the breakdown voltage simulation of the power MOSFET according to the prior art and the technique of the present invention is almost the same. And, as shown in Figure 4, since the slope of the V (voltage) -I (current) straight line (B) of the present invention is larger than the slope of the conventional VI straight line (A), the power according to the technique of the present invention It can be seen that the operating resistance of the MOSFET is reduced compared to the operating resistance of the power MOSFET according to the prior art.
즉, 본 발명의 기술에 따라 제조된 파워 모스펫은 종래의 필드산화막, 필드 플레이트 및 게이트 스페이서 형성 공정을 생략하고, 종래의 필드산화막이 차지했던 기판 부분에 LDD 영역을 형성함으로써, 요구되는 항복 전압 특성을 그대로 유지하면서 소자의 동작 저항을 종래에 비해서 감소시킬 수 있다. 뿐만 아니라, 본 발명에 따르면 공정을 단순화시킬 수 있다.That is, the power MOSFET manufactured according to the technique of the present invention eliminates the conventional field oxide film, field plate and gate spacer forming process, and forms the LDD region in the portion of the substrate occupied by the conventional field oxide film, thereby requiring breakdown voltage characteristics. It is possible to reduce the operating resistance of the device as compared with the prior art while maintaining the same. In addition, the present invention can simplify the process.
이상에서와 같이, 본 발명은 LDMOSFET(Lateral Double-diffused MOSFET)을 제조함에 있어서, 종래의 필드산화막, 필드 플레이트 및 게이트 스페이서 형성 공정을 생략하고, 종래의 필드산화막이 차지했던 기판 부분에 LDD 영역을 형성함으로써, 종래의 필드 플레이트가 드리프트 영역에 흐르는 전자의 움직임을 방해하는 것을 방지하여, 요구되는 항복 전압 특성을 그대로 유지하면서 소자의 동작 저항을 종래에 비해서 감소시킬 수 있다. 뿐만 아니라, 본 발명은 공정을 단순화시킬 수 있다.As described above, the present invention omits the conventional field oxide film, field plate, and gate spacer forming process in manufacturing a LDMOSFET (Lateral Double-diffused MOSFET), and places the LDD region on the substrate portion occupied by the conventional field oxide film. By forming, the conventional field plate can be prevented from disturbing the movement of electrons flowing in the drift region, and the operation resistance of the device can be reduced as compared with the conventional one while maintaining the required breakdown voltage characteristic. In addition, the present invention can simplify the process.
도 1a 내지 도 1d는 종래의 기술에 따른 파워 모스펫 제조방법을 설명하기 위한 공정별 단면도.1A to 1D are cross-sectional views for each process for describing a power MOSFET manufacturing method according to the related art.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 파워 모스펫 제조방법을 설명하기 위한 공정별 단면도.Figure 2a to 2c is a cross-sectional view for each process for explaining the power MOSFET manufacturing method according to an embodiment of the present invention.
도 3은 종래의 기술과 본 발명의 기술에 따른 파워 모스펫의 항복 전압 시뮬레이션의 결과를 비교한 그래프.Figure 3 is a graph comparing the results of the breakdown voltage simulation of the power MOSFET according to the prior art and the technique of the present invention.
도 4는 종래의 기술과 본 발명의 기술에 따른 파워 모스펫의 동작 저항 시뮬레이션의 결과를 비교한 그래프.Figure 4 is a graph comparing the results of the simulation of the operating resistance of the power MOSFET according to the prior art and the technique of the present invention.
-도면의 주요 부분에 대한 부호의 설명-Explanation of symbols on main parts of drawing
40 : 반도체 기판 41 : p형 웰40 semiconductor substrate 41 p-type well
42 : 게이트 절연막 43 : 게이트 도전막42: gate insulating film 43: gate conductive film
44 : 게이트 전극 45 : p-채널44 gate electrode 45 p-channel
46 : n-드리프트 영역 47, 48 : LDD 영역 46: n-drift region 47, 48: LDD region
49, 50 : 소오스/드레인 영역 51 : 벌크 영역49, 50 source / drain area 51 bulk area
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