KR20050069096A - Pattern of active area for liquid crystal display - Google Patents
Pattern of active area for liquid crystal display Download PDFInfo
- Publication number
- KR20050069096A KR20050069096A KR1020030100977A KR20030100977A KR20050069096A KR 20050069096 A KR20050069096 A KR 20050069096A KR 1020030100977 A KR1020030100977 A KR 1020030100977A KR 20030100977 A KR20030100977 A KR 20030100977A KR 20050069096 A KR20050069096 A KR 20050069096A
- Authority
- KR
- South Korea
- Prior art keywords
- metal line
- source
- active pattern
- active
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- General Physics & Mathematics (AREA)
- Optics & Photonics (AREA)
- Liquid Crystal (AREA)
Abstract
본 발명은 액정표시장치의 액티브 패턴에 관한 것으로, 제 1 소스/드레인 메탈 라인, 제 2 소스/드레인 메탈 라인 및 그 사이에 위치한 제 1 게이트 영역 메탈 라인 하부에 일체형으로 형성되는 제 1 액티브 패턴; 제 2 소스/드레인 메탈 라인, 제 3 소스/드레인 메탈 라인 및 그 사이에 위치한 제 2 게이트 영역 메탈 라인 하부에 분리되어 형성되는 제 2 액티브 패턴으로 이루어지는 것을 특징으로 한다. 상기 제 1 액티브 패턴은 P형 TFT 영역에 형성되고, 상기 제 2 액티브 패턴은 N형 TFT 영역에 형성되는 것을 특징으로 한다. 그리고, 상기 제 2 액티브 패턴은 제 2 게이트 메탈 라인이 통과하는 채널 부분만 분리되는 것을 특징으로 한다.The present invention relates to an active pattern of a liquid crystal display, comprising: a first active pattern integrally formed under a first source / drain metal line, a second source / drain metal line, and a first gate region metal line interposed therebetween; And a second active pattern formed separately under the second source / drain metal line, the third source / drain metal line, and the second gate region metal line disposed therebetween. The first active pattern is formed in the P-type TFT region, and the second active pattern is formed in the N-type TFT region. In addition, only the channel portion through which the second gate metal line passes is separated from the second active pattern.
Description
본 발명은 액정표시장치의 액티브 영역 패턴 구조에 관한 것으로 특히, 회로 소자의 타입별로 다른 구조를 가지는 액티브 영역 패턴 구조에 관한 것이다. The present invention relates to an active region pattern structure of a liquid crystal display device, and more particularly, to an active region pattern structure having a different structure for each type of circuit element.
최근, 계속해서 주목받고 있는 평판표시소자 중 하나인 액정표시소자는 액체의 유동성과 결정의 광학적 성질을 겸비하는 액정에 전계를 가하여 광학적 이방성을 변화시키는 소자로서, 종래 음극선관(Cathode Ray Tube)에 비해 소비전력이 낮고 부피가 작으며 대형화 및 고정세가 가능하여 널리 사용하고 있다.이러한 액정표시소자는 상부기판인 컬러필터(color filter) 기판과 하부기판인 박막트랜지스터(TFT:Thin Film Transistor) 기판이 서로 대향되도록 배치되고, 그 사이에 유전 이방성을 갖는 액정이 형성되는 구조를 가져, 화소 선택용 어드레스(address) 배선을 통해 수십 만개의 화소에 부가된 TFT를 스위칭 동작시켜 해당 화소에 전압을 인가하고, 커패시터에 의해 다음 어드레스까지 해당 화소에 충진된 전압을 유지시켜 주는 방식으로 구동된다. Recently, a liquid crystal display device, which is one of the flat panel display devices that are attracting attention, is an element that changes the optical anisotropy by applying an electric field to a liquid crystal having the liquidity and the optical properties of the crystal, and has been applied to a conventional cathode ray tube. Compared with low power consumption, small volume, large size, and high definition, the liquid crystal display device is widely used as a color filter substrate as an upper substrate and a thin film transistor substrate as a lower substrate. Arranged so as to face each other, a liquid crystal having dielectric anisotropy is formed therebetween, by switching a TFT added to hundreds of thousands of pixels through a pixel selection address wiring to apply a voltage to the pixel. The capacitor is driven in such a manner as to maintain the voltage charged in the pixel until the next address.
액정표시소자는 전술한 바와 같이, TFT 기판과 컬러필터 기판이 액정층을 사이에 두고 대향 합착되는 바, 상기 TFT기판에는 도 1에 도시된 바와 같이, 주사신호를 전달하는 복수개의 게이트 배선(12)과, 상기 게이트 배선(12)에 수직 교차하여 서브 화소를 정의하면서 영상신호를 전달하는 데이터 배선(15)과, 상기 게이트 배선(12) 및 데이터 배선(15)의 교차 지점에 형성되는 박막트랜지스터(TFT)와, 상기 박막트랜지스터(TFT)에 전기적으로 연결되는 화소전극(17)이 형성되어 있다.이 때, 상기 박막트랜지스터는 상기 게이트 배선(12)에서 분기된 게이트 전극(12a)과, 상기 게이트 전극(12a) 상에 형성된 반도체층(14)과, 상기 반도체층(14) 상에서 상기 데이터 배선(15)에서 분기된 소스전극(15a)과, 상기 반도체층(14) 상에서 상기 소스 전극(15a)과 일정 간격 떨어진 드레인 전극(15b)을 포함하여 구성된다. 상기 각종 패턴은 사진식각기술, 프린팅 기술 등 다양한 기술로 형성할 수 있다.As described above, in the liquid crystal display device, a TFT substrate and a color filter substrate are opposed to each other with a liquid crystal layer interposed therebetween. As illustrated in FIG. 1, a plurality of gate lines 12 for transmitting a scanning signal to the TFT substrate are provided. ), A data line 15 for transmitting a video signal while defining a sub-pixel perpendicularly crossing the gate line 12, and a thin film transistor formed at an intersection point of the gate line 12 and the data line 15. And a pixel electrode 17 electrically connected to the thin film transistor TFT. In this case, the thin film transistor includes a gate electrode 12a branched from the gate line 12, and the thin film transistor 17; The semiconductor layer 14 formed on the gate electrode 12a, the source electrode 15a branched from the data line 15 on the semiconductor layer 14, and the source electrode 15a on the semiconductor layer 14. ) And a certain distance away from the drain Is configured to include an electrode (15b). The various patterns may be formed by various techniques, such as a photolithography technique or a printing technique.
이하에서 종래기술에 따른 액티브 영역의 패턴 구조를 첨부된 도면을 참조하여 설명하면 다음과 같다.도 2a 내지 도 2c는 종래의 액정표시장치의 액티브 영역의 패턴을 나타내는 도면이다.Hereinafter, a pattern structure of an active region according to the related art will be described with reference to the accompanying drawings. FIGS. 2A to 2C are diagrams illustrating patterns of an active region of a conventional liquid crystal display.
먼저 도 2a는 일체형 액티브 패턴을 나타내는 도면이다.2A is a diagram illustrating an integrated active pattern.
도시한 바와 같이, 액티브 영역(103)의 가장자리에는 소스/드레인 메탈 라인(100)이 길게 늘어서 있다.상기 소스/드레인 메탈라인(100) 사이에는 게이트 영역 메탈 라인(120)이 위치한다. 그리고, 상기 소스/드레인 메탈라인(100)과 게이트 영역 메탈 라인(120)의 폭이 일치하는 영역을 표시한 부분이 액티브 영역(130)이 된다.As illustrated, the source / drain metal lines 100 are long along the edge of the active region 103. A gate region metal line 120 is positioned between the source / drain metal lines 100. In addition, the portion where the width of the source / drain metal line 100 and the gate region metal line 120 coincide is indicated as the active region 130.
또한, 동일한 액정표시장치의 패널 상에서 회로를 구성할 때, 상기 일체형 액티브 패턴에서는 액티브 영역의 패턴이 상기 소스/드레인 메탈라인(100)과 그 사이에 위치한 게이트 영역 메탈라인이 구분되지 않고 연결된다.In the integrated active pattern, the active region pattern is connected to the source / drain metal line 100 and the gate region metal line interposed therebetween without being distinguished in the integrated active pattern.
한편, 상기 일체형 액티브 패턴의 너비 대 길이 비율은 일반적으로 200/10 정도이다.On the other hand, the width-to-length ratio of the integrated active pattern is generally about 200/10.
도 2b는 분리형 액티브 패턴을 나타내는 도면이다.2B is a diagram illustrating a separate active pattern.
도시한 바와 같이, 액티브 영역(140)의 가장자리에는 소스/드레인 메탈 라인이 길게 늘어서 있다. 상기 소스/드레인 메탈라인(100) 사이에는 게이트 영역 메탈 라인(120)이 위치한다. 그리고, 상기 소스/드레인 메탈라인(100)과 게이트 영역 메탈 라인(120)의 폭이 일치하는 영역을 표시한 부분이 액티브 영역(140)이 된다. As illustrated, source / drain metal lines are long at the edge of the active region 140. A gate region metal line 120 is positioned between the source / drain metal lines 100. In addition, the portion where the width of the source / drain metal line 100 and the gate region metal line 120 coincide is indicated as the active region 140.
상기 분리형 액티브 패턴에서는 너비 대 길이 비율이 50/10인 박막트랜지스터가 병렬로 4개가 연결된 형태를 띤다.In the split type active pattern, four thin film transistors having a width-to-length ratio of 50/10 are connected in parallel.
즉, 상기 일체형 액티브 패턴과 달리 액정표시장치의 액티브 패턴이 4개로 구분되어 형성된다.That is, unlike the integrated active pattern, four active patterns of the liquid crystal display are formed.
도 2c는 반분리형 액티브 패턴을 나타내는 도면이다.2C illustrates a semi-separable active pattern.
도시한 바와 같이, 액티브 영역(150)의 가장자리에는 소스/드레인 메탈 라인(100)이 길게 늘어서 있다.상기 소스/드레인 메탈라인(100) 사이에는 게이트 영역 메탈 라인(120)이 위치한다.그리고, 상기 소스/드레인 메탈라인(100)과 게이트 영역 메탈 라인(120)의 폭이 일치하는 영역을 표시한 부분이 액티브 영역이 된다.As illustrated, the source / drain metal lines 100 are long along the edge of the active region 150. A gate region metal line 120 is positioned between the source / drain metal lines 100. The portion where the widths of the source / drain metal line 100 and the gate region metal line 120 coincide is indicated as an active region.
상기 반분리형 액티브 패턴은 상기 분리형 액티브 패턴과 마찬가지로 너비 대 길이 비율이 50/10인 박막트랜지스터가 병렬로 4개가 연결되어 액티브 패턴이 4개로 구분되어 형성된다. 이때, 게이트 영역 메탈이 통과하는 반도체층의 채널 영역(170)은 액티브 패턴이 분리되지만, 소스/드레인 메탈 영역의 액티브 패턴은 분리되지 않고 일체형으로 연결된다.The semi-separated active pattern is formed by dividing four active patterns into four thin-film transistors having a width-to-length ratio of 50/10 in parallel, similarly to the separated active pattern. In this case, although the active pattern is separated from the channel region 170 of the semiconductor layer through which the gate region metal passes, the active pattern of the source / drain metal region is not separated and connected integrally.
이와 같이, 종래의 액정표시장치의 동일한 패널 상에 액티브 패턴을 구현할 때에는 소자의 타입에 관계없이 상기 일체형, 분리형 또는 반분리형 액티브 패턴 중 하나의 패턴으로만 형성한다. 그러나, 종래 기술과 같이 하나의 액티브 패턴으로만 구현하게 되면 각 소자의 타입에 따른 신뢰성을 확보하기 어려운 단점이 있다. As such, when the active pattern is implemented on the same panel of the conventional liquid crystal display, only one of the integrated, separated, or semi-separated active patterns is formed, regardless of the device type. However, if only one active pattern is implemented as in the prior art, it is difficult to secure reliability according to the type of each device.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 액정표시장치의 패널 상에서 소자의 타입별로 신뢰성을 유지하는 데 유리한 액티브 패턴을 적용함으로써 P 타입 및 N 타입 소자에 대하여 모두 신뢰성을 확보할 수 있는 액티브 패턴 구조를 제공하는 데에 그 목적이 있다.The present invention has been made to solve the above problems, it is possible to ensure the reliability of both the P-type and N-type device by applying an active pattern that is advantageous to maintain the reliability for each type of device on the panel of the liquid crystal display device The purpose is to provide an active pattern structure.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 액티브 패턴 구조는 제 1 소스/드레인 메탈 라인, 제 2 소스/드레인 메탈 라인 및 그 사이에 위치한 제 1 게이트 영역 메탈 라인 하부에 일체형으로 형성되는 제 1 액티브 패턴; 제 2 소스/드레인 메탈 라인, 제 3 소스/드레인 메탈 라인 및 그 사이에 위치한 제 2 게이트 영역 메탈 라인 하부에 분리되어 형성되는 제 2 액티브 패턴으로 이루어지는 것을 특징으로 한다.The active pattern structure of the present invention for achieving the above object is a first formed integrally under the first source / drain metal line, the second source / drain metal line and the first gate region metal line disposed therebetween. Active pattern; And a second active pattern formed separately under the second source / drain metal line, the third source / drain metal line, and the second gate region metal line disposed therebetween.
상기 제 1 액티브 패턴은 P형 TFT 영역에 형성되는 것을 특징으로 한다.The first active pattern is formed in the P-type TFT region.
상기 제 2 액티브 패턴은 N형 TFT 영역에 형성되는 것을 특징으로 한다.The second active pattern is formed in the N-type TFT region.
상기 제 2 액티브 패턴은 제 2 게이트 메탈 라인이 통과하는 채널 부분만 분리되는 것을 특징으로 할 수도 있다.In the second active pattern, only the channel portion through which the second gate metal line passes may be separated.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시 예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention in addition to the above objects will be apparent from the description of the embodiments with reference to the accompanying drawings.
이하에서, 본 발명의 바람직한 실시 예들을 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.
도 3은 본 발명에 따른 제 1 실시예를 나타내는 도면이다.3 is a view showing a first embodiment according to the present invention.
도시한 바와 같이, 제 1 소스/드레인 메탈 라인(200)과 제 2 소스/드레인 메탈 라인(210) 사이에 제 1 게이트 영역 메탈 라인(230)이 위치한다.그리고, 상기 제 2 소스/드레인 메탈 라인(210)과 제 3 소스/드레인 메탈 라인(220) 사이에 제 2 게이트 영역 메탈 라인(245)이 형성된다. 도 3에서 상기 소스/드레인 메탈 라인과 게이트 영역 메탈 라인이 겹쳐지는 직사각형 영역으로 표시한 부분이 액티브 영역(245,250)이 된다. 상기 제 1, 2 소스/드레인 메탈 라인(200,210) 사이 구간에서는 일체형으로 액티브 패턴(245)이 형성된다.As illustrated, a first gate region metal line 230 is positioned between the first source / drain metal line 200 and the second source / drain metal line 210. A second gate region metal line 245 is formed between the line 210 and the third source / drain metal line 220. In FIG. 3, portions indicated by rectangular regions where the source / drain metal lines and the gate region metal lines overlap with each other become active regions 245 and 250. An active pattern 245 is integrally formed in a section between the first and second source / drain metal lines 200 and 210.
상기 일체형 액티브 패턴 영역(240)에서는 액티브 영역의 패턴이 상기 소스/드레인 메탈라인(200,210)과 그 사이에 위치한 게이트 영역 메탈라인(230)이 구분되지 않고 연결되어 있다.In the integrated active pattern region 240, a pattern of an active region is connected to the source / drain metal lines 200 and 210 and the gate region metal line 230 disposed therebetween.
P 타입으로 액티브 영역을 구성할 때에는 상기와 같이 일체형으로 액티브 영역을 구현한다. 왜냐하면, P 타입에서는 소자의 신뢰성이 일체형으로 액티브 영역의 패턴을 구성해야 높아지기 때문이다.When the active region is configured as a P type, the active region is integrally formed as described above. This is because, in the P type, the reliability of the device is increased only when the active area pattern is integrally formed.
예를 들어 P형 박막트랜지스터에 HDCS(High Drain Current Stress)를 주는 경우, 상기와 같이 일체형으로 액티브 패턴을 구성할 때, 상기 HDCS 전후의 P형 박막트랜지스터의 특성, 즉 플랫밴드 전압(Flat band voltage), 쓰레스홀드 전압(Threshold voltage), s 팩터(Factor) 등의 변화가 적다.For example, in the case of applying HDCS (High Drain Current Stress) to the P-type thin film transistor, when the active pattern is integrally formed as described above, the characteristics of the P-type thin film transistors before and after the HDCS, that is, the flat band voltage ), Threshold voltage and s factor are small.
한편, 상기 제 2, 3 소스/드레인 메탈 라인(210,220) 사이 구간에서는 분리형으로 액티브 패턴(250)이 형성된다.이때,상기 일체형 액티브 패턴 구간과 달리 액정표시장치의 액티브 패턴(250)이 2개로 구분되어 형성된다. On the other hand, in the section between the second and third source / drain metal lines 210 and 220, an active pattern 250 is formed in a separate type. In this case, unlike the unitary active pattern section, two active patterns 250 of the liquid crystal display are formed. It is formed separately.
N 타입으로 액티브 영역을 구성할 때에는 상기와 같이 분리형으로 액티브 영역(250)을 구현한다. 왜냐하면, N 타입에서는 소자의 신뢰성이 분리형으로 액티브 영역의 패턴을 구성해야 높아지기 때문이다.When the active region is formed of N type, the active region 250 is implemented as described above. This is because, in the N type, the reliability of the device is increased only by forming a pattern of an active region in a separate type.
예를 들어 N형 박막트랜지스터에 HDCS(High Drain Current Stress)를 주는 경우, 상기와 같이 분리형으로 액티브 패턴을 구성할 때, 상기 HDCS 전후의 N형 박막트랜지스터의 특성, 즉 플랫밴드 전압(Flat band voltage), 쓰레스홀드 전압(Threshold voltage), s 팩터(Factor) 등의 변화가 적다.For example, in the case of applying HDCS (High Drain Current Stress) to the N-type thin film transistor, when forming an active pattern as a separate type as described above, the characteristics of the N-type thin film transistors before and after the HDCS, that is, the flat band voltage ), Threshold voltage and s factor are small.
이와 같이, 액정표시장치의 동일한 패널 상에서 CMOS(Complementary Metal Oxide Semiconductor) 회로를 구성할 때, 소자의 타입별로 일체형과 분리형의 액티브 영역(240, 250) 패턴을 혼합하여 형성함으로써, 각 소자의 신뢰성을 향상시킨다.As described above, when configuring a complementary metal oxide semiconductor (CMOS) circuit on the same panel of the liquid crystal display device, the integrated and separated active region patterns 240 and 250 are formed for each device type, thereby improving reliability of each device. Improve.
도 4는 본 발명에 따른 제 2 실시예를 나타내는 도면이다.4 is a view showing a second embodiment according to the present invention.
도시한 바와 같이, 각 소스/드레인 메탈 라인(200,210,220) 사이에는 분기된 게이트 영역 메탈 라인(230,240)이 각각 위치한다. 도면에서 상기 소스/드레인 메탈 라인과 게이트 영역 메탈 라인이 겹쳐지는 직사각형 영역으로 표시한 부분이 액티브 영역(260,270)이 된다. 상기 제 1, 2 소스/드레인 메탈 라인(200,210) 사이 구간에서는 일체형으로 액티브 패턴(260)이 형성된다.As illustrated, branched gate region metal lines 230 and 240 are positioned between the source / drain metal lines 200, 210 and 220, respectively. In the drawing, portions indicated by rectangular regions where the source / drain metal lines and the gate region metal lines overlap are active regions 260 and 270. An active pattern 260 is integrally formed in a section between the first and second source / drain metal lines 200 and 210.
따라서, 상기 일체형 액티브 패턴 영역(260)에서는 액티브 영역의 패턴이 상기 소스/드레인 메탈라인(200,210)과 그 사이에 위치한 게이트 영역 메탈라인(230)이 구분되지 않고 연결된다. Accordingly, in the integrated active pattern region 260, the pattern of the active region is connected to the source / drain metal lines 200 and 210 and the gate region metal line 230 disposed therebetween.
P 타입 소자로 액티브 영역을 구성할 때에는 상기와 같이 일체형으로 액티브 영역을 구현한다. 왜냐하면, P 타입에서는 일체형으로 액티브 영역의 패턴을 구성해야 소자의 신뢰성을 높일 수 있기 때문이다.When the active region is formed of the P-type device, the active region is integrally formed as described above. This is because, in the P type, the reliability of the device can be increased only when the active region pattern is integrally formed.
한편, 상기 제 2, 3 소스/드레인 메탈 라인(210,220) 사이 구간에서는 반분리형으로 액티브 패턴(270)이 형성된다. 상기 일체형 액티브 패턴 구간과 달리 액티브 패턴(270)이 2개로 구분되어 형성된다. 따라서, 게이트 영역 메탈(240)이 통과하는 반도체층의 채널(280) 영역은 액티브 패턴이 분리되지만, 소스/드레인 메탈 영역(210,220)의 액티브 패턴은 분리되지 않고 일체형으로 연결된다.On the other hand, the active pattern 270 is formed in a semi-separated manner in the section between the second and third source / drain metal lines 210 and 220. Unlike the integrated active pattern section, two active patterns 270 are formed. Accordingly, the active patterns of the channel 280 of the semiconductor layer through which the gate region metal 240 passes are separated, but the active patterns of the source / drain metal regions 210 and 220 are integrally connected without being separated.
분리형 액티브 패턴과 마찬가지로, N 타입으로 액티브 영역을 구성할 때에는 상기와 같이 반분리형으로 액티브 영역(270)을 구현한다. 왜냐하면, N 타입에서는 반분리형으로 액티브 영역의 패턴을 구성하면 소자의 신뢰성이 높아질 수 있기 때문이다.As in the separate active pattern, when the active region is formed of N type, the active region 270 is implemented as semi-separated as described above. This is because in the N type, if the active region pattern is semi-separated, the reliability of the device can be increased.
이와 같이, 액정표시장치의 동일한 패널 상에서 CMOS로 회로를 구성할 때, 소자의 타입별로 일체형과 반분리형의 액티브 영역 패턴을 혼합하여 형성함으로써, 각 소자의 신뢰성을 향상시킬 수 있다. 특히, 폴리-실리콘 TFT에서 글래스내에 내장된 CMOS회로 구성시에 소자의 타입별로 액티브 패턴형태를 구분하여 형성하는 편이 더욱 더 바람직하다.As described above, when configuring a circuit in CMOS on the same panel of the liquid crystal display device, by forming an integrated region and a semi-separated active region pattern for each element type, reliability of each element can be improved. In particular, when forming a CMOS circuit embedded in glass in a poly-silicon TFT, it is more preferable to form active pattern types separately for each type of device.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
이상 설명한 바와 같이, 본 발명에 따른 액티브 영역의 패턴 구조는 패널 상에서 각 회로 소자의 타입에 적합한 액티브 패턴을 혼합하여 구성함으로써 각 회로 소자의 신뢰성을 확보할 수 있는 효과가 있다.As described above, the pattern structure of the active region according to the present invention has the effect of ensuring the reliability of each circuit element by mixing the active pattern suitable for the type of each circuit element on the panel.
도 1은 일반적인 액정표시장치의 평면도.1 is a plan view of a general liquid crystal display device.
도 2a 내지 도 2c는 종래의 액정표시장치의 액티브 영역의 패턴을 나타내는 도면.2A to 2C show a pattern of an active region of a conventional liquid crystal display device.
도 3은 본 발명의 제 1 실시예에 따른 액티브 영역의 패턴을 나타내는 도면.3 shows a pattern of an active region according to a first embodiment of the present invention;
도 4는 본 발명의 제 2 실시예에 따른 액티브 영역의 패턴을 나타내는 도면.4 shows a pattern of an active region according to a second embodiment of the present invention;
도면의 주요부분에 대한 부호의 간단한 설명Brief description of symbols for the main parts of the drawings
200, 210, 220: 소스/드레인 메탈 라인200, 210, 220: source / drain metal lines
230,240: 게이트영역 메탈 라인230,240 gate area metal line
245,250,260,270: 액티브 영역245,250,260,270: active area
280: 채널부280: channel portion
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030100977A KR20050069096A (en) | 2003-12-30 | 2003-12-30 | Pattern of active area for liquid crystal display |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030100977A KR20050069096A (en) | 2003-12-30 | 2003-12-30 | Pattern of active area for liquid crystal display |
Publications (1)
Publication Number | Publication Date |
---|---|
KR20050069096A true KR20050069096A (en) | 2005-07-05 |
Family
ID=37259553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020030100977A Withdrawn KR20050069096A (en) | 2003-12-30 | 2003-12-30 | Pattern of active area for liquid crystal display |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR20050069096A (en) |
-
2003
- 2003-12-30 KR KR1020030100977A patent/KR20050069096A/en not_active Withdrawn
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101016291B1 (en) | LCD and its manufacturing method | |
US8988624B2 (en) | Display pixel having oxide thin-film transistor (TFT) with reduced loading | |
US10074328B2 (en) | Active matrix substrate | |
US10644120B2 (en) | Thin film transistor, GOA circuit, display substrate and display device | |
US10629635B2 (en) | Array substrate and display device | |
US10062789B2 (en) | Thin film transistor and operating method thereof | |
US20200266301A1 (en) | Array substrate and display panel | |
US20080217618A1 (en) | Thin Film Circuits | |
US20170139247A1 (en) | Thin Film Transistor Array Substrate, Manufacturing for the Same, and Liquid Crystal Display Panel Having the Same | |
US20150109266A1 (en) | Display panel and method of manufacturing the same | |
KR20050068855A (en) | Array substrate for liquid crystal display device | |
KR100645480B1 (en) | MOS type capacitor, liquid crystal display, semiconductor integrated circuit device and method of manufacturing the same | |
CN113467145A (en) | Array substrate, manufacturing method and display panel | |
US10802363B2 (en) | Array substrate and manufacturing method therefor, display device and driving method therefor | |
US6894755B2 (en) | Liquid crystal display device integrating driving circuit on matrix substrate | |
CN100390649C (en) | Liquid crystal display device with recessed gate electrode and manufacturing method thereof | |
KR102068770B1 (en) | Array substrate for fringe field switching mode liquid crystal display device and Method of fabricating the same | |
CN115202126B (en) | Array substrate and electronic paper display device | |
KR100493380B1 (en) | Method for manufacturing liquid crystal display device | |
CN115443431B (en) | Electronic paper and manufacturing method thereof, and display device | |
US6940480B2 (en) | Pixel structure | |
JPH10293324A (en) | Liquid crystal display element | |
JP2003043523A (en) | Thin film transistor panel | |
KR20050069096A (en) | Pattern of active area for liquid crystal display | |
JP2002131783A (en) | Active matrix display device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20031230 |
|
PG1501 | Laying open of application | ||
PC1203 | Withdrawal of no request for examination | ||
WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |