KR20050064768A - 반도체소자의 테스트 패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 오.피.씨. ( Optical Proximity Correction, 이하에서 OPC 라 함 )의 정확성을 향상시키기 위하여, 게이트전극 마스크의 다이영역을 구획하는 스크라이브 라인에 라인/스페이스 패턴을 모듈로 형성하여 OPC 를 위한 모든 데이터를 도출할 수 있도록 하되, 상기 모듈은 게이트전극의 크기에 따라 테스트 패턴을 형성하고, 상기 크기별로 배열된 테스트 패턴 내에서 각각의 밀도를 갖는 그룹 테스트 패턴을 서로 이격시켜 형성함으로써 OPC 공정의 신뢰성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.
Description
본 발명은 반도체소자의 테스트 패턴 형성방법에 관한 것으로, 특히 반도체소자의 게이트전극의 마스크 공정에서 오.피.씨. ( Optical Proximity Correction, 이하에서 OPC 라 함 )를 이용하여 정확한 CD 바이어스를 얻을 수 있도록 하는 기술에 관한 것이다.
반도체 리소그래피 공정에 있어서 원하는 패턴을 구현하기 위해서는 노광장비, 감광막 등과 함께 레티클이 필요하다.
웨이퍼 상에 원하는 패턴 형성을 위하여 원하는 모양 ( target layout ) 이 형성될 수 있도록 OPC 을 통하여 레티클 상에 4배 또는 5배 등의 리덕션 레이션 ( reduction ration ) 에 따라 전자빔 장비로 패턴을 형성한다. 이때, 중요한 점은 레티클 상에 만들어지는 모양이 OPC 된 최종 레이아웃과 같은 형태로 형성되어야 한다.
또한 이러한 패턴이 레티클 상의 동일한 패턴에 대하여 동일한 마스크 CD, 충실성 ( fidelity )을 가져야 한다. 즉, 균일성이 좋지 않은 경우는 웨이퍼 상에 구현되는 블록 ( block ), 필드의 DICD 균일성이 나빠지게 된다.
최근에서는, 반도체소자의 최소선폭이 작아짐에 따라 레티클상의 에러 ( non-uniformity, fidelity ) 는 더욱 증폭되고 있어 마스크 제작이 매우 중요하게 되었다.
특히, 게이트전극 마스크는 설계한 CD 에 비하여 CD가 작거나 큼에 따라 웨이퍼의 수율 및 칩의 동작 특성이 크게 좌우된다.
도 1은 종래기술에 따른 OPC 공정을 도시한 평면도로서, 노광마스크(11)에 형성된 4개의 다이를 구획하며 상기 노광마스크(11)의 테두리에 형성된 스크라이브 라인(13)이 도시한 것이다.
먼저, 웨이퍼 상에서 다양한 종류의 트랜지스터와 패턴 밀도 정도에 따른 트랜지스터를 찾아 DICD ( develop inspection critical dimension ) 및 FICD ( final inspection critical dimension )를 측정한다. 이때, 상기 DICD 와 FICD 는 차이를 발생하게 된다.
이러한 차이를 해결하기 위하여 상기 도 1 의 "A", "B", "C" 및 "D" 부분과 같이 검출자가 임의로 그룹 CD를 결정한다.
이때, 상기 그룹 CD 의 측정위치인 "A", "B", "C" 및 "D" 는 각각 180 ㎚, 200 ㎚, 300 ㎚ 및 400 ㎚ 의 선폭을 갖는 게이트전극의 CD를 측정한다.
그 다음, 상기 그룹 CD 의 데이터를 이용하여 OPC 를 실시한다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 테스트패턴 형성방법은, 검출자가 임의의 몇 부분을 선택하여 CD를 측정하고 이를 데이터화하여 OPC를 실시하기 때문에 테스트 패턴의 객관성이 저하되고 잘못된 패턴의 선정은 칩의 품질을 저하시키는 원인으로 작용되므로 반도체소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, OPC를 위한 데이터 형성용 테스트 패턴을 모듈로 형성하여 마스크의 중앙부 및 에지부에 있는 스크라이브 라인에 각각 형성하고 상기 모듈을 이용하여 그룹 CD를 측정함으로써 OPC 에 필요한 모든 정보를 모두 도출할 수 있어 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 테스트 패턴 형성방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은,
게이트전극 마스크의 다이영역을 구획하는 스크라이브 라인에 라인/스페이스 패턴을 모듈로 형성하여 OPC 를 위한 모든 데이터를 도출할 수 있도록 하되,
상기 모듈은 게이트전극의 크기에 따라 테스트 패턴을 형성하고,
상기 크기별로 배열된 테스트 패턴 내에서 각각의 밀도를 갖는 그룹 테스트 패턴을 서로 이격시켜 형성하는 것과,
상기 모듈은 상기 게이트전극 마스크의 중앙부 및 에지부에 위치시키는 것과,
상기 라인/스페이스 패턴은 장축 방향의 양측 끝부분 중에서 적어도 한 부분에 보조패턴을 형성하는 것과,
상기 라인/스페이스 패턴은 1000 ㎚ 이상의 길이로 형성하는 것과,
상기 각각의 밀도를 갖는 그룹 테스트 패턴은 상호간에 4500 ㎚ 이상 이격시켜 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2 는 본 발명의 실시예에 따른 반도체소자의 테스트 패턴 형성방법을 도시한 평면도로서, 4개의 다이를 노광시킬 수 있는 노광마스크의 중앙부 및 에지부에 OPC 측정을 위한 테스트 패턴을 모듈(25)로 형성한 것이다.
도 3 은 상기 도 2 의 테스트 패턴 모듈을 개략적으로 도시한 평면도이다.
도 3을 참조하면, OPC를 위하여 180 ㎚, 200 ㎚, 및 300 ㎚ 의 선폭을 갖는 게이트전극의 CD를 측정하여야 한다고 할 때, 상기 테스트 패턴 모듈(25)에 상기 180 ㎚ 선폭의 테스트 패턴(27), 200 ㎚ 선폭의 테스트 패턴(29) 및 300 ㎚ 선폭의 테스트 패턴(31)을 필요한 밀도 및 크기로 형성한다.
도 4 는 상기 도 3의 테스트 패턴 중에서 한 가지의 테스트 패턴만을 확대 도시한 평면도로서, 라인/스페이스 패턴 형태로 테스트 패턴을 구비되는 것을 도시한다.
도 4를 참조하면, 상기 테스트 패턴은 ⓐ, ⓑ, ⓒ 및 ⓓ 부분으로 라인/스페이스 패턴(41)을 형성한다. 이때, 상기 ⓐ, ⓑ, ⓒ 및 ⓓ 부분은 이웃하는 부분과 4500 ㎚ 이상 이격되어 형성된다. 상기 라인/스페이스 패턴(43)은 1000 ㎚ 이상의 크기로 형성한다.
상기 ⓐ 부분은 라인/스페이스가 각각 1 : 1 로 형성된 패턴을 도시한다.
상기 ⓑ 부분은 라인/스페이스가 각각 1 : 1.5 로 형성된 패턴을 도시한다.
상기 ⓒ 부분은 라인/스페이스가 각각 1 : 2 로 형성된 패턴을 도시한다.
상기 ⓓ 부분은 라인/스페이스가 각각 1 : 2.5 로 형성된 패턴을 도시한다.
상기 라인/스페이서 패턴(43)은 상기 라인의 양측 끝부분 중에서 적어도 한 부분에 보조 패턴(41)을 형성한다.
이때, 상기 보조패턴(41)은 상기 라인/스페이서 패턴(43)의 무너짐을 방지한다.
또한, 상기 ⓐ, ⓑ, ⓒ 및 ⓓ 부분은 필요에 따라 라인/스페이스의 비율을 조절하여 더 많이 형성할 수도 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 테스트 패턴 형성방법은, OPC 를 위한 테스트 패턴을 모듈 형태로 형성하고 이를 마스크의 스크라이브 라인에 형성하여 OPC 에 의해 형성된 테이터의 객관성을 향상시키고 그에 따른 반도체소자의 특성 및 신뢰성을 향상시킬 수 있도록 하며 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다.
도 1 은 종래기술에 따른 반도체소자의 그룹 CD 측정방법을 도시한 평면도.
도 2 는 본 발명에 따른 반도체소자의 그룹 CD 측정방법을 도시한 평면도.
도 3 은 상기 도 2 의 스크라이브 라인에 형성되는 테스트패턴을 도시한 평면도.
도 4 는 상기 도 3 의 테스트 패턴 한가지를 상세히 도시한 평면도.
<도면의 주요부분에 대한 부호의 설명>
11,21 : 노광마스크, 게이트전극 마스크 13,23 : 스크라이브 라인
25 : 테스트 패턴 모듈 27 : 180 ㎚ 선폭의 테스트 패턴
29 : 200 ㎚ 선폭의 테스트 패턴 31 : 300 ㎚ 선폭의 테스트 패턴
41 : 보조패턴 43 : 라인/스페이스 패턴
Claims (5)
- 게이트전극 마스크의 다이영역을 구획하는 스크라이브 라인에 라인/스페이스 패턴을 모듈로 형성하여 오.피.씨. ( Optical Proximity Correction ) 를 위한 모든 데이터를 도출할 수 있도록 하되,상기 모듈은 게이트전극의 크기에 따라 테스트 패턴을 형성하고,상기 크기별로 배열된 테스트 패턴 내에서 각각의 밀도를 갖는 그룹 테스트 패턴을 서로 이격시켜 형성하는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서,상기 모듈은 상기 게이트전극 마스크의 중앙부 및 에지부에 위치시키는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서,상기 라인/스페이스 패턴은 장축 방향의 양측 끝부분 중에서 적어도 한 부분에 보조패턴을 형성하는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서,상기 라인/스페이스 패턴은 1000 ㎚ 이상의 길이로 형성하는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
- 제 1 항에 있어서,상기 각각의 밀도를 갖는 그룹 테스트 패턴은 상호간에 4500 ㎚ 이상 이격시켜 형성하는 것을 특징으로 하는 반도체소자의 테스트 패턴 형성방법.
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Cited By (3)
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|---|---|---|---|---|
| KR100933388B1 (ko) * | 2007-12-15 | 2009-12-22 | 주식회사 동부하이텍 | 반도체의 테스트 패턴 |
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| US20230178484A1 (en) * | 2021-12-02 | 2023-06-08 | Samsung Electronics Co., Ltd. | Semiconductor chip and method of fabricating the same |
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2003
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