KR20050036464A - Method for forming bump on wafer and semiconductor package with bump formed thereby - Google Patents
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Abstract
본 발명에 따르면, 보호층이 형성된 웨이퍼의 전극 패드상에 시이드 층을 형성하는 단계; 상기 보호층과 시이드 층의 상부에 포토레지스트 층을 전면적으로 형성하고 노광하는 단계; 상기 노광된 포토레지스트 층을 현상함으로써, 상기 시이드 층이 형성된 전극 패드의 상부가 노출되도록 포토레지스트 층의 일부를 제거하는 단계; 상기 노출된 전극 패드의 상부에 무전해 도금으로 제 1 의 범프를 형성하는 단계; 상기 포토레지스트 층을 모두 제거하는 단계; 상기 제 1 의 범프의 상부에 제 2 의 범프를 무전해 도금으로 형성하는 단계; 및, 상기 제 2 의 범프상에 도금층을 무전해 도금으로 형성하는 단계;를 구비하는, 웨이퍼상에 범프를 형성하는 방법이 제공된다. 또한 그에 의해 형성된 범프를 구비하는 반도체 팩키지가 제공된다.According to the present invention, forming a seed layer on the electrode pad of the wafer on which the protective layer is formed; Forming and exposing a photoresist layer entirely on top of the protective layer and the seed layer; Developing the exposed photoresist layer to remove a portion of the photoresist layer such that the top of the electrode pad on which the seed layer is formed is exposed; Forming a first bump on the exposed electrode pad by electroless plating; Removing all of the photoresist layer; Forming a second bump on the top of the first bump by electroless plating; And forming a plating layer on the second bump by electroless plating. A method of forming a bump on a wafer is provided. Also provided is a semiconductor package having bumps formed thereby.
Description
본 발명은 웨이퍼 상에 범프를 형성하는 방법 및, 그에 의해 형성된 범프를 구비하는 반도체 팩키지에 관한 것이며, 보다 상세하게는 반도체 칩의 웨이퍼상에 복수회의 도금 과정을 통해서 범프를 형성하는 방법 및, 그에 의해 형성된 범프를 구비하는 반도체 팩키지에 관한 것이다.The present invention relates to a method of forming a bump on a wafer, and a semiconductor package having the bump formed thereby, and more particularly, to a method of forming a bump on a wafer of a semiconductor chip through a plurality of plating processes, and A semiconductor package having a bump formed by the same.
통상적으로 반도체 팩키지는 반도체 칩에 구비된 전극 패드와 리이드 프레임의 리이드를 상호 전기적으로 연결시킴으로써 반도체 칩을 외부 회로에 접속시킬 수 있도록 구성한 것이다. 반도체 팩키지는 다양한 형태의 것이 구현되어 있는데, 최근에는 반도체 팩키지의 용량의 대형화 및, 리이드 피치의 미세화 및, 팩키지 크기의 소형화 추세에 따라서 칩 스케일 반도체 팩키지에 대한 기술이 많이 구현되고 있다. 칩 스케일 반도체 팩키지는 가급적 몰딩의 크기를 감소시키거나 또는 배제함으로써 소형화를 달성한다. 또한 칩 스케일 반도체 팩키지에서는 전극 패드와 리이드를 상호 연결하기 위한 수단으로서 본딩 와이어 대신에 범프를 사용하는 경우가 많은데, 범프를 사용하게 되면 신호 잡음의 감소 효과 및, 리이드의 미세 피치화에 대한 적응성을 향상시킬 수 있다.In general, the semiconductor package is configured to electrically connect the semiconductor chip to an external circuit by electrically connecting the electrode pad and the lead of the lead frame provided in the semiconductor chip. Various types of semiconductor packages have been implemented. Recently, many technologies for chip-scale semiconductor packages have been implemented according to the trend of increasing the capacity of semiconductor packages, miniaturizing lead pitches, and miniaturizing package sizes. The chip scale semiconductor package achieves miniaturization, preferably by reducing or eliminating the size of the molding. In addition, in chip-scale semiconductor packages, bumps are often used instead of bonding wires as a means of interconnecting electrode pads and leads. When bumps are used, signal noise is reduced and adaptability to lead fine pitch is reduced. Can be improved.
도 1 에 도시된 것은 칩 스케일 반도체 팩키지의 일 예에 대한 개략적인 설명도로서, 이것은 필름 기판상에 형성된 도전성 패턴을 반도체 칩과 직접적으로 연결시킨 반도체 팩키지를 나타낸 것이다.1 is a schematic explanatory diagram of an example of a chip scale semiconductor package, which shows a semiconductor package in which a conductive pattern formed on a film substrate is directly connected with a semiconductor chip.
도면을 참조하면, 필름 기판(13)의 일부 표면상에는 도전성 패턴(14)이 형성되어 있다. 이러한 도전성 패턴(14)은 그 일 단부가 반도체 칩(11)의 전극 패드와 범프(12)를 통하여 접합되며, 다른 단부는 외부 회로와 접합될 수 있다. 반도체 칩(11)의 전극 패드상에 형성된 범프(12)는 이후에 보다 상세하게 설명되는 바와 같은 무전해 도금에 의해서 형성된다. 페이스트(15)의 접착성은 반도체 칩(11)과 필름 기판(13)을 상호 접합된 상태로 유지시킬 수 있다. 페이스트(15)는 비도전성 페이스트이거나 또는 이방성 페이스트일 수 있다.Referring to the drawings, the conductive pattern 14 is formed on a part of the surface of the film substrate 13. One end of the conductive pattern 14 may be bonded to the electrode pad of the semiconductor chip 11 through the bump 12, and the other end of the conductive pattern 14 may be bonded to an external circuit. The bumps 12 formed on the electrode pads of the semiconductor chip 11 are formed by electroless plating as described in more detail below. The adhesiveness of the paste 15 can keep the semiconductor chip 11 and the film substrate 13 bonded to each other. The paste 15 may be a nonconductive paste or an anisotropic paste.
도 2 에 도시된 것은 도 1 에 도시된 반도체 칩(11)과 범프(12)의 일부를 확대하여 도시한 단면도이다.2 is an enlarged cross-sectional view of a portion of the semiconductor chip 11 and the bump 12 shown in FIG. 1.
도면을 참조하면, 반도체 칩(11)의 웨이퍼(21) 상에는 전극 패드(24)가 형성되어 있다. 전극 패드(24)는 통상적으로 알루미늄의 재료로 형성된 것이다. 웨이퍼(21)의 표면은 보호층(22)에 의해서 덮여지고, 상기 전극 패드(24)의 부분에 해당하는 부분만이 노출되어 있다. 범프(23)는 상기 전극 패드(24)상에 형성되며, 범프(23)의 노출된 표면이 리이드(미도시) 또는 도전성 패턴(14, 도 1)에 접촉됨으로써 전기적인 연결이 이루어지는 것이다.Referring to the drawing, an electrode pad 24 is formed on the wafer 21 of the semiconductor chip 11. The electrode pad 24 is typically formed of a material of aluminum. The surface of the wafer 21 is covered by the protective layer 22, and only a portion corresponding to the portion of the electrode pad 24 is exposed. The bumps 23 are formed on the electrode pads 24, and the exposed surfaces of the bumps 23 are in contact with the leads (not shown) or the conductive patterns 14 (FIG. 1) to make electrical connections.
도 3a 내지 도 3e 에 도시된 것은 종래 기술에 따라서 웨이퍼 상에 범프를 형성하는 과정을 단계적으로 설명한 단면도이다.3A to 3E are cross-sectional views illustrating a step of forming a bump on a wafer according to the related art.
도 3a를 참조하면, 웨이퍼(31)상에 보호층(32)이 형성되어 있고, 전극 패드(31a)상에는 시이드 층(seed layer; 33)이 형성되어 있다. 시이드 층(33)은 이후에 수행되는 니켈 범프의 무전해 도금시에 알루미늄의 전극 패드(31a)와 니켈 재료의 범프가 상호 접합되는 것을 보조하는 역할을 한다. 시이드 층(33)은 통상적으로 티타늄-텅스텐, 크롬-구리등의 재료를 스퍼터링의 방법으로 형성하게 된다. Referring to FIG. 3A, a protective layer 32 is formed on the wafer 31, and a seed layer 33 is formed on the electrode pad 31a. The seed layer 33 serves to assist the electrode pad 31a of aluminum and the bumps of the nickel material to be bonded to each other in the electroless plating of the nickel bumps to be performed later. The sheath layer 33 is typically formed by sputtering a material such as titanium-tungsten, chromium-copper or the like.
도 3b를 참조하면, 상기 보호층(32)의 상부에 포토레지스트 층(34)을 형성하고, 포토레지스트 층(34)의 상부에 마스크(35)를 배치하여 자외선(36)에 의한 노광을 실시하게 된다. Referring to FIG. 3B, a photoresist layer 34 is formed on the passivation layer 32, and a mask 35 is disposed on the photoresist layer 34 to perform exposure by ultraviolet rays 36. Done.
도 3c를 참조하면, 포토레지스트 층(34)의 일부가 제거된 것이 도시되어 있다. 즉, 전극 패드(31a)의 상부 부분(37)은 상기 도 3b 에 도시된 노광 과정을 통하여 연화됨으로써 현상시에 제거되는 것이다. 이와 같이 전극 패드(31a)의 상부 부분(37)에는 공간이 형성되는 반면에, 다른 부분은 여전히 포토레지스트 층(34)에 의해 덮여있는 상태를 유지한다. Referring to FIG. 3C, a portion of photoresist layer 34 is removed. That is, the upper portion 37 of the electrode pad 31a is removed during development by softening through the exposure process shown in FIG. 3B. As such, a space is formed in the upper portion 37 of the electrode pad 31a, while the other portion is still covered by the photoresist layer 34.
도 3d를 참조하면, 상기 전극 패드(31a)의 무전해 도금 과정을 통해서 상기 전극 패드(31a)의 상부 부분(37)에 니켈 범프(38)가 형성되고, 니켈 범프(38)의 상부 표면에 다시 무전해 도금을 통해서 금 도금층(39)이 형성된 것이 도시되어 있다. Referring to FIG. 3D, nickel bumps 38 are formed in the upper portion 37 of the electrode pads 31a through the electroless plating of the electrode pads 31a, and the nickel bumps 38 are formed on the upper surface of the nickel bumps 38. Again, the gold plating layer 39 is formed through the electroless plating.
도 3e를 참조하면, 포토레지스트 층(34)을 모두 제거함으로써 전극 패드(31a)의 상부 부분(37)에 니켈 범프(38)와 금 도금층(39) 만이 남아 있는 것이 도시되어 있다.Referring to FIG. 3E, it is shown that only the nickel bumps 38 and the gold plating layer 39 remain in the upper portion 37 of the electrode pad 31a by removing all of the photoresist layer 34.
위에서 설명된 니켈 범프의 형성 과정에서 포토레지트 층을 형성하는 이유는 니켈 범프의 무전해 도금시에 범프의 높이와 너비가 같은 비율로 성장하기 때문이다. 즉, 범프(38)의 높이를 요구되는 수준까지 달성하기 위해서는 범프(38)의 너비도 확대될 수 밖에 없으며, 이러한 범프(38)의 성장은 인접한 다른 범프까지 확장되어 전기적인 단락을 초래하게 된다. 따라서 범프(38)의 높이 방향 성장을 허용하는 대신에 너비 방향 성장을 억제하기 위해서 포토레지스트 층을 이용하는 것이다.The reason why the photoresist layer is formed during the formation of the nickel bumps described above is that when the nickel bumps are electroless plated, the bumps grow at the same height and width. That is, in order to achieve the height of the bump 38 to the required level, the width of the bump 38 must be enlarged, and the growth of the bump 38 is extended to other adjacent bumps, resulting in an electrical short circuit. . Thus, instead of allowing heightwise growth of bumps 38, a photoresist layer is used to suppress widthwise growth.
종래 기술에서 포토레지스트 층을 이용하여 범프의 너비 방향 성장을 억제하는 보호층(32)과 범프(38)의 측면 사이의 경계면에 간극이 형성된다는 문제점을 가진다. 범프 형성 과정에 사용되는 다양한 약품은 그렇게 형성된 보호층(32)과 범프(38)의 간극을 통해서 유입됨으로써 간극을 더욱 넓어지게 하며, 경계 부위에 응력이 가해지게 한다. 그 결과 크랙이 발생하거나 도는 수분 유입으로 인한 신뢰성의 저하를 초래하게 된다.In the prior art, there is a problem in that a gap is formed in the interface between the protective layer 32 and the side surface of the bump 38 which suppresses the growth of the bump in the width direction using the photoresist layer. Various chemicals used in the bump formation process are introduced through the gap between the protective layer 32 and the bump 38 so formed, thereby widening the gap and applying stress to the boundary portion. As a result, cracking or deterioration of reliability due to inflow of moisture is caused.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 웨이퍼상에 범프를 형성하는 개선된 방법을 제공하는 것이다.The present invention has been made to solve the above problems, and an object of the present invention is to provide an improved method for forming bumps on a wafer.
본 발명의 다른 목적은 개선된 방법에 의해서 형성된 범프를 구비하는 반도체 팩키지를 제공하는 것이다.Another object of the present invention is to provide a semiconductor package having bumps formed by an improved method.
상기 목적을 달성하기 위하여, 본 발명에 따르면, In order to achieve the above object, according to the present invention,
보호층이 형성된 웨이퍼의 전극 패드상에 시이드 층을 형성하는 단계; Forming a seed layer on an electrode pad of the wafer on which the protective layer is formed;
상기 보호층과 시이드 층의 상부에 포토레지스트 층을 전면적으로 형성하고 노광하는 단계; Forming and exposing a photoresist layer entirely on top of the protective layer and the seed layer;
상기 노광된 포토레지스트 층을 현상함으로써, 상기 시이드 층이 형성된 전극 패드의 상부가 노출되도록 포토레지스트 층의 일부를 제거하는 단계;Developing the exposed photoresist layer to remove a portion of the photoresist layer such that the top of the electrode pad on which the seed layer is formed is exposed;
상기 노출된 전극 패드의 상부에 무전해 도금으로 제 1 의 범프를 형성하는 단계;Forming a first bump on the exposed electrode pad by electroless plating;
상기 포토레지스트 층을 모두 제거하는 단계;Removing all of the photoresist layer;
상기 제 1 의 범프의 상부에 제 2 의 범프를 무전해 도금으로 형성하는 단계; 및, Forming a second bump on the top of the first bump by electroless plating; And,
상기 제 2 의 범프상에 도금층을 무전해 도금으로 형성하는 단계;를 구비하는, 웨이퍼상에 범프를 형성하는 방법이 제공된다.A method of forming a bump on a wafer is provided, the method comprising: forming a plating layer on the second bump by electroless plating.
또한 본 발명에 따르면,Also according to the invention,
보호층이 형성된 웨이퍼의 전극 패드상에 시이드 층을 형성하는 단계;Forming a seed layer on an electrode pad of the wafer on which the protective layer is formed;
상기 전극 패드상에 제 1 의 범프를 무전해 도금으로 형성하는 단계;Forming a first bump on the electrode pad by electroless plating;
상기 보호층과 상기 제 1 의 범프상에 절연층을 스핀 코팅으로써 전면 도포하는 단계;Applying the entire surface by spin coating an insulating layer on the protective layer and the first bump;
상기 제 1 의 범프가 노출되도록 상기 절연층의 일부를 플라즈마 에칭으로 제거하는 단계;Removing a portion of the insulating layer by plasma etching to expose the first bumps;
상기 노출된 제 1 의 범프의 상부에 제 2 의 범프를 무전해 도금으로 형성하는 단계;Forming a second bump on the exposed first bump by electroless plating;
상기 제 2 의 범프 표면에 무전해 도금으로 도금층을 형성하는 단계;를 구비하는 웨이퍼상에 범프를 형성하는 방법이 제공된다. And forming a plating layer on the second bump surface by electroless plating.
본 발명의 일 특징에 따르면, 상기 시이드 층은 티타늄-텅스텐 또는 크롬-구리 재료를 스퍼터링으로써 형성된다.According to one feature of the invention, the seed layer is formed by sputtering a titanium-tungsten or chromium-copper material.
본 발명의 다른 특징에 따르면, 상기 제 1 및, 제 2 범프는 니켈 재료이며, 상기 제 2 범프상의 도금층은 금으로 형성된다.According to another feature of the invention, the first and second bumps are nickel materials, and the plating layer on the second bumps is formed of gold.
본 발명의 다른 특징에 따르면, 상기 제 1 및, 제 2 의 범프들에 의해서 완성된 최종 범프들 사이의 피치를 D 라 하고, 완성된 최종 범프의 높이를 T 라고 할때, D < 2T + 10 ㎛ 의 관계가 성립된다.According to another feature of the present invention, when the pitch between the final bumps completed by the first and second bumps is D, and the height of the completed final bump is T, D <2T + 10 The relationship of μm is established.
본 발명의 다른 특징에 따르면, 상기 플라즈마 에칭 단계 이전에, 상기 웨이퍼의 배면상에 상기 플라즈마 에칭에 대하여 상기 웨이퍼의 배면을 보호할 수 있는 보호층이 더 형성된다.According to another feature of the invention, before the plasma etching step, a protective layer is formed on the back of the wafer to protect the back of the wafer against the plasma etching.
본 발명의 다른 특징에 따르면, 상기 제 2 범프의 상부 표면에 도금층이 형성되기 이전에, 상기 스핀 코팅에 의한 절연층의 형성 단계, 플라즈마 에칭에 의한 절연층의 제거 단계 및, 상기 노출된 범프상에 무전해 도금으로 다른 범프를 더 형성하는 단계들이 반복된다.According to another feature of the invention, before the plating layer is formed on the upper surface of the second bump, forming the insulating layer by the spin coating, removing the insulating layer by plasma etching, and the exposed bump phase The steps of further forming another bump by electroless plating are repeated.
또한 본 발명에 따르면, Also according to the invention,
스퍼터링으로 형성된 시이드층을 가진 웨이퍼의 전극 패드상에 무전해 도금으로써 형성된 제 1 의 범프와, 상기 웨이퍼상에 포토레지스트 패턴을 형성한 상태에서 상기 제 1 의 범프상에 무전해 도금으로 형성된 제 2 의 범프 및, 상기 제 2 의 범프상에 형성된 도금층을 구비함으로써 완성된 다수의 범프를 가지는 반도체 칩과; A first bump formed by electroless plating on an electrode pad of a wafer having a seed layer formed by sputtering, and a second formed by electroless plating on the first bump in a state where a photoresist pattern is formed on the wafer A semiconductor chip having bumps and a plurality of bumps completed by having a plating layer formed on said second bumps;
상기 완성된 다수의 범프와 접합됨으로써 전기적으로 연결되는 다수의 리이드;를 구비하는 반도체 팩키지가 제공된다.Provided is a semiconductor package having a plurality of leads electrically connected by being joined to the plurality of completed bumps.
또한 본 발명에 따르면, Also according to the invention,
스퍼터링으로 형성된 시이드층을 가진 웨이퍼의 전극 패드상에 무전해 도금으로써 형성된 제 1 의 범프, 상기 웨이퍼상에 절연층을 형성하고 플라즈마 에칭으로 상기 제 1 의 범프를 노출시킨 상태에서 상기 제 1 의 범프상에 무전해 도금으로 형성된 제 2 의 범프 및, 상기 제 2 의 범프상에 형성된 도금층을 구비함으로써 완성된 다수의 범프를 가지는 반도체 칩과;A first bump formed by electroless plating on an electrode pad of a wafer having a seed layer formed by sputtering, the first bump formed by forming an insulating layer on the wafer and exposing the first bump by plasma etching A semiconductor chip having a plurality of bumps completed by having a second bump formed thereon by electroless plating and a plating layer formed on said second bump;
상기 완성된 범프와 접합됨으로써 전기적으로 연결되는 다수의 리이드;를 구비하는 반도체 팩키지가 제공된다.Provided is a semiconductor package including a plurality of leads electrically connected by being joined to the completed bumps.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.Hereinafter, with reference to an embodiment shown in the accompanying drawings the present invention will be described in more detail.
도 4a 내지 도 4f 에 도시된 것은 본 발명의 일 실시예에 따라서 웨이퍼상에 범프를 형성하는 과정을 단계별로 도시한 단면도이다. 도 4a 내지 도 4f 는 단지 하나의 범프와 웨이퍼의 일부분을 도시한 것이다. 4A to 4F are cross-sectional views showing step-by-step processes of forming bumps on a wafer in accordance with one embodiment of the present invention. 4A-4F show only one bump and a portion of the wafer.
도 4a를 참조하면, 웨이퍼(41)의 표면에는 보호층(42)이 형성되며, 웨이퍼(41)의 전극 패드(41a)에는 시이드 층(43)이 형성되어 있다. 시이드 층(43)은 위에서 설명된 바와 같이 티타늄-텅스텐, 크롬-구리등의 재료를 스퍼터링의 방법으로 형성하게 된다. Referring to FIG. 4A, a protective layer 42 is formed on the surface of the wafer 41, and a seed layer 43 is formed on the electrode pad 41a of the wafer 41. The sheath layer 43 is formed by sputtering a material such as titanium-tungsten, chromium-copper or the like as described above.
도 4b를 참조하면, 보호층(42)의 상부에 포토레지스트 층(44)을 형성하고, 마스크(44)를 씌운 상태에서 자외선(46)을 조사하여 노광을 수행한다. 마스크(45)에는 전극 패드(41a)의 상부에 해당하는 부분에 개구가 형성되어 있으며, 따라서 자외선(46)의 조사는 마스크(45)의 개구를 통해서 포토레지스트 층(44)에 입사된다.Referring to FIG. 4B, the photoresist layer 44 is formed on the passivation layer 42, and the exposure is performed by irradiating ultraviolet rays 46 with the mask 44 covered. An opening is formed in a portion of the mask 45 that corresponds to the upper portion of the electrode pad 41a. Thus, irradiation of the ultraviolet ray 46 is incident on the photoresist layer 44 through the opening of the mask 45.
도 4c를 참조하면, 포토레지스트 층(44)을 현상함으로써 전극 패드(41a)의 상부 부분(47)에 형성된 포토레지스트의 일부를 제거하게 된다. 이러한 현상 과정을 통해서 전극 패드(41a) 및, 상기 전극 패드(41a)상에 형성된 시이드 층(43)이 노출된다.Referring to FIG. 4C, by developing the photoresist layer 44, a part of the photoresist formed in the upper portion 47 of the electrode pad 41a is removed. Through this development process, the electrode pad 41a and the seed layer 43 formed on the electrode pad 41a are exposed.
도 4d를 참조하면, 상기 전극 패드(41a)상에 무전해 1 차 도금 과정을 통해 제 1 의 니켈 범프(48)가 형성된 것이 도시되어 있다. 제 1 의 니켈 범프(48)는 도면에 도시된 바와 같이 너비 방향으로의 성장이 포토레지스트 층(44)에 의해 방지된다. 여기에서 제 1 의 니켈 범프(48)의 높이는 도 3d를 참조하여 설명된 니켈 범프(38)의 높이보다는 낮게 설정될 것이다. Referring to FIG. 4D, a first nickel bump 48 is formed on the electrode pad 41a through an electroless primary plating process. The first nickel bumps 48 are prevented from growing in the width direction by the photoresist layer 44 as shown in the figure. Here, the height of the first nickel bump 48 will be set lower than the height of the nickel bump 38 described with reference to FIG. 3D.
도 4e를 참조하면, 식각에 의해서 포토레지스트 층(45)이 모두 제거된 것이 도시되어 있다. 포토레지스트 층(45)이 모두 제거된 이후에는 상대적으로 낮은 높이의 제 1 의 니켈 범프(48)만이 전극 패드(41a)의 상부에 형성되어 있게 된다.Referring to FIG. 4E, it is shown that all of the photoresist layer 45 is removed by etching. After all of the photoresist layer 45 is removed, only the first nickel bump 48 having a relatively low height is formed on the electrode pad 41a.
도 4f를 참조하면, 제 1 의 니켈 범프(48)의 상부에 제 2 의 니켈 범프(49)가 도금되고, 그 위에 다시 금 도금층(50)이 형성된 것이 도시되어 있다. 제 2 의 니켈 범프(49)는 무전해 도금을 통해서 형성되는 것으로서, 제 2 의 니켈 범프(49)가 형성됨으로써 필요한 범프의 높이를 달성할 수 있다. 이때 제 2 의 니켈 범프(49)는 제 1 의 니켈 범프(48)의 전체 표면을 둘러싸듯이 형성된다. 금 도금층(50)은 무전해 도금으로 형성된다.Referring to FIG. 4F, the second nickel bump 49 is plated on the first nickel bump 48 and the gold plating layer 50 is formed thereon. The second nickel bumps 49 are formed through electroless plating, and the second nickel bumps 49 are formed to achieve a required bump height. At this time, the second nickel bump 49 is formed so as to surround the entire surface of the first nickel bump 48. The gold plating layer 50 is formed by electroless plating.
도 4a 내지 도 4f 에 도시된 예에서는 시이드 층(43)이 가장 우선적으로 형성되는 것으로 설명되었다. 그러나 실제에 있어서 시이드 층(43)은 도 4c 에 도시된 바와 같은 포토레지스트 층(44)의 현상을 통해서 소정의 패턴이 형성된 이후에도 형성될 수 있다. 즉, 포토레지트 층(44)의 일부가 현상됨으로써 전극 패드(41a)의 상부가 노출된 상태에서 전극 패드상에 시이드 재료를 스퍼터링함으로써 시이드 층이 형성될 수 있는 것이다. 이후에 제 1 및, 제 2 의 니켈 범프(48, 49) 형성을 위한 무전해 도금 과정 및, 금 도금 과정을 수행해도 무방하다.In the example shown in Figs. 4A to 4F, it has been described that the seed layer 43 is formed first. However, in practice, the seed layer 43 may be formed even after a predetermined pattern is formed through the development of the photoresist layer 44 as shown in FIG. 4C. That is, the part of the photoresist layer 44 is developed so that the seed layer can be formed by sputtering the seed material on the electrode pad in a state where the upper portion of the electrode pad 41a is exposed. Thereafter, the electroless plating process and the gold plating process for forming the first and second nickel bumps 48 and 49 may be performed.
제 1 의 니켈 범프(48)와 제 2 의 니켈 범프(49)를 2 회에 걸친 무전해 도금 과정을 통해서 형성함으로써, 제1의 니켈 범프(48)와 보호층(42)간의 경계면에 존재하는 간극을 제2의 니켈 범프(49)를 통하여 접촉 면적을 증가시켜서 경계면에서의 종래 기술의 문제점들이 해결될 수 있다. 즉, 제 1의 니켈 범프가 무전해도금으로 형성 될 때의 도금성장속도가 도금액의 농도 구배 차이로 인해서 구석자리에서의 성장이 둔화되어 범프와 보호층간의 경계면에서의 간극이 커지는 문제가 제 2 니켈도금이 형성될 때에 도금액의 농도의 구배가 위치별로 완만하여 범프와 보호층간의 경계면에서의 간극이 줄어들고 접촉면적이 증가하여 크랙을 줄일 수 있는 잇점이 있다.By forming the first nickel bumps 48 and the second nickel bumps 49 through two electroless plating processes, the first nickel bumps 48 and the second nickel bumps 49 are formed at the interface between the first nickel bumps 48 and the protective layer 42. The problems of the prior art at the interface can be solved by increasing the contact area through the second nickel bump 49. That is, when the first nickel bump is formed of electroless plating, the growth rate of the plating is slowed down due to the difference in the concentration gradient of the plating solution, thereby increasing the gap at the interface between the bump and the protective layer. When the nickel plating is formed, the gradient of the concentration of the plating liquid is gentle by position, so that the gap at the interface between the bump and the protective layer is reduced and the contact area is increased to reduce the crack.
도 4a 내지 도 4f를 참조하여 설명된 범프의 형성 방법은 특히 범프들 사이의 피치가 범프 높이의 2 배와 10 마이크로미터보다 크지 않을 때 적용될 수 있다. 즉, 범프들 사이의 피치를 D 라 하고, 완성된 범프의 최종적인 높이를 T 라고 하면, D < 2T + 10 ㎛ 의 관계일 때 특히 효과적으로 적용될 수 있다.The bump forming method described with reference to FIGS. 4A-4F can be applied especially when the pitch between bumps is not greater than twice the bump height and no greater than 10 micrometers. That is, assuming that the pitch between the bumps is D, and the final height of the finished bumps is T, it can be applied particularly effectively when the relationship D <2T + 10 μm.
도 5a 내지 도 5f 에 도시된 것은 본 발명의 다른 실시예에 따라서 웨이퍼상에 범프를 형성하는 과정을 단계별로 도시한 단면도이다. 도 5a 내지 도 5f 는 단지 하나의 범프와 웨이퍼의 일부분을 도시한 것이다. 5A through 5F are cross-sectional views showing step-by-step processes of forming bumps on a wafer according to another embodiment of the present invention. 5A-5F show only one bump and a portion of the wafer.
도 5a를 참조하면, 웨이퍼(51)의 표면에는 보호층(52)이 형성되어 있고, 웨이퍼(51)의 전극 패드(51a) 상에는 시이드 층(53)이 형성되어 있다. 시이드 층(53)은 위에서 설명된 바와 같이 스퍼터링에 의해서 형성될 수 있다.Referring to FIG. 5A, a protective layer 52 is formed on the surface of the wafer 51, and a seed layer 53 is formed on the electrode pad 51a of the wafer 51. The sheath layer 53 may be formed by sputtering as described above.
도 5b를 참조하면, 전극 패드(51a) 상에 무전해 도금을 통해서 형성된 제 1 의 니켈 범프(54)가 형성된 것이 도시되어 있다. 제 1 의 니켈 범프(54)는 목표로 하는 니켈 범프(54)의 높이보다 낮은 높이로 형성되어야 하며, 따라서 너비 방향에서도 인접한 니켈 범프(54)에 근접하게 성장하지 않는다. 예를 들면 최종적인 범프의 높이가 약 6 ㎛ 로써 설계되었다면 제 1 니켈 범프(54)의 높이는 3 ㎛ 인 것이 바람직스럽다. Referring to FIG. 5B, the first nickel bumps 54 formed through the electroless plating on the electrode pads 51a are illustrated. The first nickel bumps 54 should be formed at a height lower than the height of the target nickel bumps 54, so that they do not grow close to the adjacent nickel bumps 54 even in the width direction. For example, if the height of the final bump is designed to be about 6 μm, the height of the first nickel bump 54 is preferably 3 μm.
도 5c를 참조하면, 제 1 의 니켈 범프(54)가 형성된 웨이퍼(51)의 상부에 절연층(55)이 전면 도포된다. 절연층(55)은 도면에 도시된 바와 같이 제 1 의 니켈 범프(54)와 보호층(52)을 모두 덮게 된다. 절연층(55)은 절연 재료를 스핀 코팅으로써 도포하게 된다. 절연층(55)은 범프의 높이와 범프간의 거리를 고려하여 1 ㎛ 내지 10 ㎛ 의 두께로 형성되는 것이 바람직스럽다. Referring to FIG. 5C, an insulating layer 55 is entirely coated on the wafer 51 on which the first nickel bumps 54 are formed. The insulating layer 55 covers both the first nickel bumps 54 and the protective layer 52 as shown in the figure. The insulating layer 55 is applied by spin coating an insulating material. The insulating layer 55 is preferably formed to a thickness of 1 ㎛ to 10 ㎛ in consideration of the height of the bump and the distance between the bumps.
도 5d 에 도시된 것은 상기 도 5c를 참조하여 설명된 절연층(55)을 플라즈마 에칭을 통해 일부 제거한 것을 나타낸다. 제 1 의 니켈 범프(54)의 상부에 해당하는 부분에 덮여진 절연층(55)의 일부는 플라즈마 에칭을 통해 제거됨으로써 제 1 의 니켈 범프(54)가 노출된다. 플라즈마 에칭에 의해 제거되지 않고 잔류하는 절연층(55a)은 보호층(52)의 상부에 존재한다.5D shows that the insulating layer 55 described with reference to FIG. 5C has been partially removed by plasma etching. A portion of the insulating layer 55 covered at the portion corresponding to the upper portion of the first nickel bumps 54 is removed through plasma etching to expose the first nickel bumps 54. The insulating layer 55a remaining without being removed by the plasma etching is present on the protective layer 52.
도 5e 에 도시된 것은 상기 노출된 제 1 의 니켈 범프(54)의 상부에 제 2 의 니켈 범프(56)를 무전해 도금을 통해 형성한 것이다. 제 2 의 니켈 범프(56)는 무전해 도금을 통해서 제 1 의 니켈 범프(54)의 노출된 부분에만 형성되므로 너비 방향으로 성장되는 것보다 높이 방향으로 성장되는 부분이 상대적으로 많아지게 된다. 제 2 의 니켈 범프(56)의 높이는 약 3 ㎛ 로 성장되며, 따라서 제 1 니켈 범프(54)와 제 2 니켈 범프(56)의 높이의 합은 6 ㎛ 가 된다. 실제에 있어서, 위와 같은 방법에 의해서 형성되는 범프의 최종적인 높이는 약 4 ㎛ 내지 30 ㎛ 일 수 있다. In FIG. 5E, a second nickel bump 56 is formed on the exposed first nickel bump 54 by electroless plating. Since the second nickel bumps 56 are formed only in the exposed portions of the first nickel bumps 54 through electroless plating, more portions are grown in the height direction than they are grown in the width direction. The height of the second nickel bump 56 is grown to about 3 μm, so the sum of the heights of the first nickel bump 54 and the second nickel bump 56 is 6 μm. In practice, the final height of the bumps formed by the above method may be about 4 μm to 30 μm.
도 5f 에 도시된 것은 절연층(55a)을 일부 잔류시키는 형태의 범프로서 상기 완성된 니켈 범프상에 금 도금층(57)을 형성한 것을 도시한다. 금 도금층(57)은 무전해 도금을 통해 형성된다. 금 도금층(57)의 두께는 약 0.05 ㎛ 인 것이 바람직스럽다. 5F shows a bump in the form of partially leaving the insulating layer 55a, and the gold plating layer 57 is formed on the finished nickel bump. The gold plating layer 57 is formed through electroless plating. It is preferable that the thickness of the gold plating layer 57 is about 0.05 micrometer.
도 5a 내지 도 5f를 참조하여 설명되지 않았으나, 도 5d 에 도시된 플라즈마 에칭시에 웨이퍼(51)의 배면이 에칭에 의해 손상되는 것을 방지하기 위하여 웨이퍼의 배면에 보호층을 형성할 수 있다. 이러한 보호층의 형성은 플라즈마 에칭 이전의 어느 단계에서나 가능하며, 특히 도 5b 에 도시된 제 1 니켈 범프(54)의 형성 이전에 웨이퍼의 배면에 보호층을 형성하는 것이 바람직스럽다. Although not described with reference to FIGS. 5A to 5F, a protective layer may be formed on the back surface of the wafer to prevent the back surface of the wafer 51 from being damaged by etching during the plasma etching shown in FIG. 5D. The formation of such a protective layer is possible at any stage before the plasma etching, and it is preferable to form the protective layer on the back side of the wafer, in particular before the formation of the first nickel bump 54 shown in FIG. 5B.
한편, 니켈 범프의 높이를 더욱 높이기 위해서 위에 설명된 과정이 2 회 이상으로 반복될 수 있다. 즉, 절연층을 스핀 코팅하는 과정과, 플라즈마 에칭을 통하여 절연막의 일부를 에칭함으로써 이전에 형성된 니켈 범프를 노출시키는 과정 및, 무전해 도금으로 니켈 범프를 형성하는 과정이 반복되는 것이다. 마지막으로 형성된 니켈 범프의 상부에 금 도금층을 무전해 도금으로 형성한다.On the other hand, the process described above may be repeated two or more times to further increase the height of the nickel bumps. That is, the process of spin coating the insulating layer, the process of exposing the previously formed nickel bumps by etching a part of the insulating film through plasma etching, and the process of forming the nickel bumps by electroless plating are repeated. Finally, a gold plating layer is formed by electroless plating on top of the formed nickel bumps.
본 발명에 따라서 웨이퍼상에 범프를 형성하는 방법은 미세한 피치 간격을 가지는 반도체 팩키지에서 범프간의 거리와 범프의 높이가 2배 차이 또는 10 마이크로미터 이하인 경우에 전기적인 단락과 같은 불량의 요인 없이 반도체 칩의 전극과 리이드를 상호 연결시킬 수 있다는 장점이 있다. 또한 범프의 형성에 있어서도 팩키지내에 크랙이 발생하거나 수분이 유입되는등의 현상을 방지할 수 있으며, 따라서 신뢰성이 높은 반도체 팩키지를 제공할 수 있다. 더욱이 범프의 형성 과정이 단순화되므로 생산성을 향상시킬 수 있다.According to the present invention, a method of forming bumps on a wafer is performed in a semiconductor package having a fine pitch spacing without the problem of defects such as electrical short-circuits when the distance between bumps and the height of the bumps are less than twice or 10 micrometers or less. There is an advantage in that the electrode and the lead can be interconnected. In addition, in the formation of bumps, it is possible to prevent a phenomenon such as cracking or inflow of moisture into the package, thereby providing a highly reliable semiconductor package. In addition, the process of forming bumps is simplified, thereby increasing productivity.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is only illustrative, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
도 1 은 통상적인 칩 스케일 반도체 팩키지에 대한 개략적인 단면도이다.1 is a schematic cross-sectional view of a conventional chip scale semiconductor package.
도 2 는 도 1 에 도시된 반도체 팩키지에서 전극 패드와 범프만을 나타낸 부분적인 단면도이다.FIG. 2 is a partial cross-sectional view illustrating only electrode pads and bumps in the semiconductor package shown in FIG. 1.
도 3a 내지 도 3e 에 도시된 것은 종래 기술에 따라서 웨이퍼 상에 범프를 형성하는 과정을 단계적으로 설명한 단면도이다.3A to 3E are cross-sectional views illustrating a step of forming a bump on a wafer according to the related art.
도 4a 내지 도 4f 에 도시된 것은 본 발명의 일 실시예에 따라서 웨이퍼상에 범프를 형성하는 과정을 단계별로 도시한 단면도이다.4A to 4F are cross-sectional views showing step-by-step processes of forming bumps on a wafer in accordance with one embodiment of the present invention.
도 5a 내지 도 5f 에 도시된 것은 본 발명의 다른 실시예에 따라서 웨이퍼상에 범프를 형성하는 과정을 단계별로 도시한 단면도이다.5A through 5F are cross-sectional views showing step-by-step processes of forming bumps on a wafer according to another embodiment of the present invention.
< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>
11. 반도체 칩 12. 범프11. Semiconductor Chip 12. Bump
13. 필름 기판 14. 도전성 패턴13. Film Substrate 14. Conductive Pattern
41. 웨이퍼 42. 보호층41. Wafer 42. Protective Layer
43. 시이드 층 45. 마스크 43. Seed layer 45. Mask
48. 제 1 의 범프 49. 제 2 의 범프48. The first bump 49. The second bump
Claims (9)
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2003
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Patent event code: PA02012R01D Patent event date: 20080926 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20031016 Comment text: Patent Application |
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| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20100830 Patent event code: PE09021S01D |
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| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20110527 |
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| NORF | Unpaid initial registration fee | ||
| PC1904 | Unpaid initial registration fee |