KR20050024853A - Method of forming metal wiring in flash memory device - Google Patents
Method of forming metal wiring in flash memory device Download PDFInfo
- Publication number
- KR20050024853A KR20050024853A KR1020030062074A KR20030062074A KR20050024853A KR 20050024853 A KR20050024853 A KR 20050024853A KR 1020030062074 A KR1020030062074 A KR 1020030062074A KR 20030062074 A KR20030062074 A KR 20030062074A KR 20050024853 A KR20050024853 A KR 20050024853A
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- etching
- layer
- pattern
- contact hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것으로, 콘택 퍼스트 듀얼 다마신 방식에 의해 먼저 콘택홀을 형성하고, 다수의 배선용 트렌치를 형성하기 위해 3중 레벨 레지스트 공정을 도입하되, 중간 물질층 식각시 또는/및 버텀 포토레지스트층 식각시 슬로프 식각을 실시하여 최종 트렌치용 마스크 패턴을 형성하므로, 포토레지스트 마진의 확보와 함께 금속배선간을 절연시키는 트렌치용 산화막의 임계치수 이득을 확보할 수 있어 인접된 금속배선간의 누화현상 및 캐패시턴스로 인한 시정수 지연을 개선할 수 있다.The present invention relates to a method of forming a metal interconnection of a flash memory device, wherein a contact hole is first formed by a contact first dual damascene method, and a triple level resist process is introduced to form a plurality of wiring trenches. Since etching is performed during the etching process and / or the bottom photoresist layer, the final trench mask pattern is formed, thereby securing the critical dimension gain of the oxide film for trenches that insulates the metal wiring together with securing the photoresist margin. Time constant delay due to crosstalk and capacitance between adjacent metal lines can be improved.
Description
본 발명은 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것으로, 특히 콘택 퍼스트 듀얼 다마신(contact first dual damascene) 방식을 적용하여 금속배선을 형성함에 있어, 포토레지스트 마진(photoresist margin)의 확보와 함께 금속배선간을 절연시키는 트렌치용 산화막의 임계치수 이득(CD gain)을 확보하여 인접된 금속배선간의 누화(cross talk)현상 및 캐패시턴스(capacitance)로 인한 시정수 지연(RC delay)을 개선할 수 있는 플래쉬 메모리 소자의 금속배선 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a flash memory device. In particular, in forming a metal wiring by applying a contact first dual damascene method, a metal with a photoresist margin is secured. Flash to improve the time delay delay due to cross talk and capacitance between adjacent metal wirings by securing the CD gain of the oxide oxide for trenches that insulate between wirings A metal wiring formation method of a memory device is provided.
최근 115 nm급 플래쉬 메모리의 비트라인과 같은 금속배선 형성시 금속배선의 폭 및 금속배선 사이의 폭은 약 135nm로 상당히 작아 콘택홀을 먼저 형성한 후에 트렌치를 형성하는 콘택 퍼스트 듀얼 다마신 방식을 적용하고 있다.When forming metal wires such as bit lines of the recent 115 nm flash memory, the width of the metal wires and the widths between the metal wires are about 135 nm, which is quite small, and the contact first dual damascene method of forming a trench after forming a contact hole first is applied. Doing.
도 1a 내지 1e는 종래 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.1A to 1E are cross-sectional views of a device for explaining a metal wiring forming method of a conventional flash memory device.
도 1a를 참조하면, 단위 소자들이 형성된 반도체 기판(11) 상에 질화막(12), 콘택홀용 산화막(13), 트렌치용 식각정지막(14) 및 트렌치용 산화막(15)을 순차적으로 형성한다. 트렌치용 산화막(15) 상에 제 1 유기 버텀-반사방지막(16)을 도포하고, 그 상부에 콘택홀용 포토레지스트 패턴(20)을 형성한다. 콘택홀용 포토레지스트 패턴(20)을 이용한 식각 공정으로 제 1 유기 버텀-반사방지막(16), 트렌치용 산화막(15), 트렌치용 식각정지막(14), 콘택홀용 산화막(13) 및 질화막(12)을 순차적으로 식각하여 반도체 기판(11)이 저면을 이루는 콘택홀(17)을 형성한다.Referring to FIG. 1A, a nitride film 12, a contact hole oxide film 13, a trench etch stop film 14 and a trench oxide film 15 are sequentially formed on a semiconductor substrate 11 on which unit devices are formed. The first organic bottom anti-reflection film 16 is coated on the trench oxide film 15, and a contact hole photoresist pattern 20 is formed thereon. In the etching process using the contact hole photoresist pattern 20, the first organic bottom anti-reflection film 16, the trench oxide film 15, the trench stop film 14, the contact hole oxide film 13, and the nitride film 12 ) Is sequentially etched to form contact holes 17 on the bottom surface of the semiconductor substrate 11.
도 1b를 참조하면, 콘택홀용 포토레지스트 패턴(20) 및 제 1 유기 버텀-반사방지막(16)을 제거하고, 제 1 세정 공정을 진행한다. 콘택홀(17)이 형성된 전체 구조상에 제 2 유기 버텀-반사방지막(18)을 도포한다. 제 2 유기 버텀-반사방지막(18)은 콘택홀(17) 내부에도 일정 두께로 채워지며, 트렌치용 산화막(15) 상에도 형성된다. 제 2 유기 버텀-반사방지막(18) 상에 트렌치용 포토레지스트 패턴(21)을 형성한다. 트렌치용 포토레지스트 패턴(21)은 제 1 폭(W1)을 갖으며, 이 제 1 폭(W1)은 적어도 소자 동작시 금속 배선과 이에 이웃된 금속 배선 사이의 누화현상 및 캐패시턴스 발생을 방지할 수 있는 폭이다.Referring to FIG. 1B, the contact hole photoresist pattern 20 and the first organic bottom anti-reflection film 16 are removed and a first cleaning process is performed. The second organic bottom anti-reflection film 18 is coated on the entire structure in which the contact hole 17 is formed. The second organic bottom anti-reflection film 18 is also filled in the contact hole 17 to a predetermined thickness, and is formed on the trench oxide film 15. A trench photoresist pattern 21 is formed on the second organic bottom anti-reflection film 18. The trench photoresist pattern 21 has a first width W1, which can prevent crosstalk and capacitance generation between the metal wiring and the adjacent metal wiring at least during device operation. It is a width.
도 1c를 참조하면, 트렌치용 포토레지스트 패턴(21)을 이용한 식각 공정으로 제 2 유기 버텀-반사방지막(18) 및 트렌치용 산화막(15)을 식각하고, 계속해서 노출되는 트렌치용 식각정지막(14)을 과도식각 공정으로 제거하여 다수의 트렌치들(19)을 형성한다. 트렌치용 포토레지스트 패턴(21) 및 제 2 유기 버텀-반사방지막(18)을 제거하고, 제 2 세정공정을 진행한다. 이로 인하여, 반도체 기판(11)의 일부가 노출된 콘택홀(17)과 다수의 트렌치(19)가 완성된다.Referring to FIG. 1C, the second organic bottom anti-reflective film 18 and the trench oxide film 15 are etched by an etching process using the trench photoresist pattern 21, and the trench etch stop film is subsequently exposed. 14) is removed by a transient etching process to form a plurality of trenches (19). The trench photoresist pattern 21 and the second organic bottom anti-reflection film 18 are removed and a second cleaning process is performed. As a result, the contact hole 17 and the plurality of trenches 19 in which a part of the semiconductor substrate 11 is exposed are completed.
상기에서, 다수의 트렌치들(19) 사이의 패터닝된 트렌치용 산화막(15)은 누화현상 및 캐패시턴스 발생을 방지하도록 트렌치용 포토레지스트 패턴(21)의 제 1 폭(W1)과 같은 폭으로 형성되어야 바람직하지만, 도시된 바와 같이, 제 1 폭(W1) 보다 좁은 제 2 폭(W2)을 갖는다. 이와 같이 폭이 좁아지는 이유는 트렌치용 포토레지스트 패턴(21) 및 제 2 유기 버텀-반사방지막(18)을 제거 공정과, 제 2 세정 공정을 거치면서 다수의 트렌치들(19) 사이의 패터닝된 트렌치용 산화막(15)은 식각 손실(etch loss)이 발생되기 때문이다. 또한, 금속배선의 폭 및 금속배선 사이의 폭을 약 135nm 정도로 미세하게 형성하기 위하여 포토레지스트의 두께를 얇게 가져가야 하는데, 이로 인한 포토레지스트 마진이 부족하여 패터닝된 트렌치용 산화막(15)의 상단 모서리가 식각되는 현상이 발생하게 된다.In the above, the patterned trench oxide layer 15 between the plurality of trenches 19 should be formed to have the same width as the first width W1 of the trench photoresist pattern 21 to prevent crosstalk and capacitance generation. Preferably, however, as shown, it has a second width W2 that is narrower than the first width W1. The reason why the width is narrowed is that the trench photoresist pattern 21 and the second organic bottom anti-reflection film 18 are patterned between the plurality of trenches 19 through the removal process and the second cleaning process. This is because the trench oxide film 15 has an etch loss. In addition, in order to form the width of the metal wiring and the width between the metal wirings to be about 135 nm fine, the thickness of the photoresist should be taken thin. As a result, the upper edge of the trench oxide film 15 patterned due to the lack of photoresist margins. Etching occurs.
도 1d를 참조하면, 콘택홀(17) 및 다수의 트렌치들(19)을 포함한 전체 구조상에 배선용 도전성 물질을 증착한 후, 화학적 기계적 연마 공정을 통해 금속배선들(30)을 형성한다.Referring to FIG. 1D, after the conductive material for wiring is deposited on the entire structure including the contact hole 17 and the plurality of trenches 19, the metal wires 30 are formed through a chemical mechanical polishing process.
상기한 종래 플래쉬 메모리 소자의 금속배선 형성방법은 콘택 퍼스트 듀얼 다마신 방식에 의해 콘택홀 및 다수의 배선용 트렌치를 형성한 후, 콘택홀 및 다수의 트렌치에 금속배선용 도전성 물질을 증착하고, 화학적 기계적 연마 공정으로 금속배선을 형성한다. 그런데, 금속배선 공정을 완료할 때까지 수차례의 포토레지스트 패턴 제거 공정, 수차례의 세정 공정 등을 거치게 되고, 이러한 공정 동안에 금속배선간을 절연시키는 트렌치용 산화막은 식각 손실(etch loss)을 당하게 되어 금속배선 사이의 폭이 좁아지게 되며, 이로 인하여 금속배선간을 절연시키는 트렌치용 산화막의 임계치수를 확보할 수 없어 인접된 금속배선간의 누화현상 및 캐패시턴스로 인한 시정수 지연을 초래하게 된다. 이러한 시정수 지연은 소자의 신뢰성을 저하시킬 뿐만 아니라 소자의 고집적화 실현도 어렵게 한다. 또한, 115nm급 플래쉬 메모리 소자에서 90nm급 플래쉬 메모리로 축소(shrink)하는 경우에는 포토레지스트 마진의 부족 현상은 더욱 심각하게 되어 소자의 고집적화를 불가능하게 만드는 문제가 있다.In the method of forming a metal wiring of the conventional flash memory device, a contact hole and a plurality of wiring trenches are formed by a contact first dual damascene method, and then a conductive material for metal wiring is deposited in the contact hole and the plurality of trenches, and chemical mechanical polishing The metal wiring is formed by the process. However, the photoresist pattern removal process and the cleaning process are performed several times until the metal wiring process is completed. During this process, the trench oxide film that insulates the metal wiring is subjected to etch loss. As a result, the width between the metal wirings is narrowed, and thus, the critical dimension of the trench oxide insulating layer between the metal wirings cannot be secured, resulting in time constant delay due to crosstalk and capacitance between adjacent metal wirings. This time constant delay not only lowers the reliability of the device but also makes it difficult to realize high integration of the device. In addition, when shrinking from a 115-nm flash memory device to a 90-nm flash memory, the shortage of photoresist margin becomes more serious, making it impossible to achieve high integration of the device.
따라서, 본 발명은 금속 배선간을 절연시키는 트렌치용 산화막의 폭을 안정적으로 확보하여 인접된 금속배선간에 발생되는 누화현상 및 캐패시턴스를 방지하여 시정수 지연을 개선시킬 뿐만 아니라, 포토레지스트 마진을 확보할 수 있게하여 소자의 고집적화를 실현시킬 수 있는 플래쉬 메모리 소자의 금속배선 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention stably secures the width of the trench oxide insulating metal wires to prevent crosstalk and capacitance occurring between adjacent metal wires, thereby improving time constant delay and securing photoresist margins. It is an object of the present invention to provide a method for forming a metal wiring of a flash memory device that can realize a high integration of the device.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법은 콘택홀용 산화막 및 트렌치용 산화막을 포함하는 층간 절연막에 콘택홀이 형성된 반도체 기판이 제공되는 단계; 콘택홀을 포함한 트렌치용 산화막 상에 버텀 포토레지스트층, 중간 물질층 및 탑 포토레지스트층을 순차적으로 적층하는 단계; 탑 포토레지스트층을 노광 및 현상하여 탑 포토레지스트 패턴을 형성하는 단계; 탑 포토레지스트 패턴을 이용한 제 1 식각 공정으로 중간 물질층을 식각하여 중간 물질 패턴을 형성하는 단계; 탑 포토레지스트 패턴 및 중간 물질 패턴을 이용한 제 2 식각 공정으로 버텀 포토레지스트층을 식각하여 버텀 포토레지스트 패턴을 형성하고, 이로 인하여 트렌치용 마스크 패턴이 형성되는 단계; 트렌치용 마스크 패턴을 이용한 제 3 식각 공정으로 트렌치용 산화막을 식각하여 다수의 트렌치들을 형성하는 단계; 및 트렌치용 마스크 패턴을 제거하고, 콘택홀 및 트렌치들을 도전성 물질로 채워 금속배선들을 형성하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of forming a metal wiring of a flash memory device, the method including: providing a semiconductor substrate having a contact hole formed in an interlayer insulating film including an oxide film for contact holes and an oxide film for trenches; Sequentially depositing a bottom photoresist layer, an intermediate material layer, and a top photoresist layer on the trench oxide film including a contact hole; Exposing and developing the top photoresist layer to form a top photoresist pattern; Etching the intermediate material layer by a first etching process using the top photoresist pattern to form an intermediate material pattern; Etching the bottom photoresist layer by a second etching process using the top photoresist pattern and the intermediate material pattern to form a bottom photoresist pattern, thereby forming a trench mask pattern; Forming a plurality of trenches by etching the trench oxide layer in a third etching process using the trench mask pattern; And removing the trench mask pattern and filling the contact holes and trenches with a conductive material to form metal wires.
상기에서, 버텀 포토레지스트층은 도포된 포토레지스트를 120 내지 200℃의 온도범위에서 2 내지 4 단계로 온도를 올리면서 베이킹을 실시하여 형성하고, 중간 물질층은 PE-SiON으로 형성한다.In the above, the bottom photoresist layer is formed by baking the coated photoresist in a temperature range of 120 to 200 ℃ in a temperature range of 2 to 4 steps, the intermediate material layer is formed of PE-SiON.
제 1 및 제 2 식각 공정중 적어도 어느 하나는 슬로프 식각으로 진행하며, 제 2 식각 공정은 콘택홀 내의 상기 버텀 포토레지스트층이 적어도 상기 트렌치용 산화막의 계면 이하로 낮아지도록 과도 식각을 조절하여 실시한다. 제 3 식각 공정은, 콘택홀용 산화막과 트렌치용 산화막 사이에 질화물 계통의 트렌치용 식각정지막이 있는 경우 C4F8 가스를 베이스 가스로 사용하여 실시하고, 트렌치용 식각정지막이 없는 경우 CHF3/CF4 가스를 베이스 가스로 사용하여 실시한다.At least one of the first and second etching processes proceeds to the slope etching, and the second etching process is performed by controlling the transient etching so that the bottom photoresist layer in the contact hole is lowered at least below the interface of the trench oxide layer. . The third etching process is performed using a nitride-based trench stop film between the contact hole oxide film and the trench oxide film using C 4 F 8 gas as a base gas, and without the trench stop film CHF 3 / CF. 4 Gas is used as the base gas.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 2a 내지 2f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method for forming metal wirings of a flash memory device according to an exemplary embodiment of the present invention.
도 2a를 참조하면, 단위 소자들이 형성된 반도체 기판(41) 상에 질화막(42), 콘택홀용 산화막(43), 트렌치용 식각정지막(44) 및 트렌치용 산화막(45)을 순차적으로 적층하여 층간 절연막을 형성한다. 트렌치용 식각정지막(44)은 질화물 계통으로 형성한다. 트렌치용 산화막(45) 상에 유기 버텀-반사방지막(46)을 도포하고, 그 상부에 콘택홀용 포토레지스트 패턴(50)을 형성한다. 콘택홀용 포토레지스트 패턴(50)을 이용한 식각 공정으로 유기 버텀-반사방지막(46), 트렌치용 산화막(45), 트렌치용 식각정지막(44), 콘택홀용 산화막(43) 및 질화막(42)을 순차적으로 식각하여 반도체 기판(41)이 저면을 이루는 콘택홀(47)을 형성한다.Referring to FIG. 2A, the nitride layer 42, the contact hole oxide layer 43, the trench etch stop layer 44, and the trench oxide layer 45 are sequentially stacked on the semiconductor substrate 41 on which the unit devices are formed. An insulating film is formed. The trench etch stop film 44 is formed of a nitride system. An organic bottom anti-reflective film 46 is coated on the trench oxide film 45, and a contact hole photoresist pattern 50 is formed thereon. The organic bottom-reflective film 46, the trench oxide film 45, the trench etch stop film 44, the contact hole oxide film 43 and the nitride film 42 were etched using the contact hole photoresist pattern 50. Etching is sequentially performed to form a contact hole 47 having a bottom surface of the semiconductor substrate 41.
도 2b를 참조하면, 콘택홀용 포토레지스트 패턴(50) 및 유기 버텀-반사방지막(46)을 제거하고, 제 1 세정 공정을 진행한다. 콘택홀(47)이 형성된 전체 구조상에 버텀 포토레지스트층(bottom photoresist layer; 51), 중간 물질층(intermediate material layer; 52) 및 탑 포토레지스트층(top photoresist layer; 53)을 순차적으로 적층하여 트렌치용 마스크층(321)을 형성한다. 이러한 마스크층(321)은 3중 레벨 레지스트(Tri Level Resist; TLR) 공정이라 명명된다.Referring to FIG. 2B, the contact hole photoresist pattern 50 and the organic bottom anti-reflection film 46 are removed and a first cleaning process is performed. A trench is formed by sequentially stacking a bottom photoresist layer 51, an intermediate material layer 52, and a top photoresist layer 53 on the entire structure in which the contact hole 47 is formed. The mask layer 321 is formed. This mask layer 321 is called a Tri Level Resist (TLR) process.
상기에서, 버텀 포토레지스트층(51)은 115nm급 플래쉬 메모리 소자에서는 약 1200nm 정도의 두께로 도포(coating)하는데, 디자인 룰에 따라 두께를 조절하여 포토레지스트 마진을 확보할 수 있다. 버텀 포토레지스트층(51)은 콘택홀(47) 내에도 도포되어 콘택홀(47)을 완전히 매립시킨다. 버텀 포토레지스트층(51)을 도포한 후에 120 내지 200℃의 온도범위에서 2 내지 4 단계로 온도를 올리면서 베이킹(baking)을 실시하는데, 이는 중간 물질층(52) 형성시에 버닝(burning)이 발생되지 않도록 하기 위함이다. 중간 물질층(52)은 비교적 낮은 증착 온도에서 증착할 수 있는 산화물 계통 예를 들어, PE-SiON으로 형성하는 것이 바람직한데, 이는 버텀 포토레지스트층(51)에 손상(damage)을 주지 않으면서, 버텀-반사방지막의 역할을 할 수 있기 때문이다. 따라서, PE-SiON 중간 물질층(52)을 도입하므로 기존의 버텀-반사방지막 형성 공정을 생략(skip)할 수 있게 한다.In the above description, the bottom photoresist layer 51 is coated to a thickness of about 1200 nm in a 115 nm-class flash memory device, and the photoresist margin may be secured by adjusting the thickness according to a design rule. The bottom photoresist layer 51 is also applied in the contact hole 47 to completely fill the contact hole 47. After the bottom photoresist layer 51 is applied, baking is performed while raising the temperature in two to four steps in a temperature range of 120 to 200 ° C., which is burned when the intermediate material layer 52 is formed. This is to prevent this from happening. The intermediate material layer 52 is preferably formed of an oxide system, for example PE-SiON, which can be deposited at a relatively low deposition temperature, which does not damage the bottom photoresist layer 51, It can act as a bottom anti-reflection film. Therefore, the PE-SiON intermediate material layer 52 is introduced, so that the existing bottom anti-reflection film forming process can be skipped.
도 2c를 참조하면, 탑 포토레지스트층(53)을 노광 및 현상하여 탑 포토레지스트 패턴(53P)을 형성한다.Referring to FIG. 2C, the top photoresist layer 53 is exposed and developed to form the top photoresist pattern 53P.
도 2d를 참조하면, 탑 포토레지스트 패턴(53P)을 식각 마스크로한 식각 공정으로 중간 물질층(52)을 식각하여 중간 물질 패턴(52P)을 형성한다. 이때 식각 공정은, 금속배선간을 절연시키는 트렌치용 산화막의 임계치수 이득(CD gain)을 확보하기 위하여, 슬로프 식각(slope etch)으로 진행하여 중간 물질 패턴(52P)의 측면 형상(profile)이 경사지게 할 수도 있다. 중간 물질 패턴(52P)을 형성한 후 탑 포토레지스트 패턴(53P) 및 중간 물질 패턴(52P)을 식각 마스크로한 슬로프 식각 공정으로 버텀 포토레지스트층(51)을 식각하여 측면 형상이 경사진 버텀 포토레지스트 패턴(51P)을 형성한다. 버텀 포토레지스트 패턴(51P)을 형성하기 위한 식각 공정 초기에는 탑 포토레지스트 패턴(53P)이 식각 마스크로 역할을 하지만 버텀 포토레지스트층(51)과 함께 식각 공정이 진행되면서 자연스럽게 제거되고, 이후 버텀 포토레지스트 패턴(51P)이 완성될 때까지 중간 물질 패턴(52P)이 식각 마스크 역할을 한다. 이로 인하여 버텀 포토레지스트 패턴(51P) 및 중간 물질 패턴(52P)이 적층된 트렌치용 마스크 패턴(321P)이 완성된다. 콘택홀(47) 내부에는 버텀 포토레지스트층(51)이 일정 두께 남아 잔여 버텀 포토레지스트층(51R)이 형성된다.Referring to FIG. 2D, the intermediate material layer 52 is etched by the etching process using the top photoresist pattern 53P as an etching mask to form the intermediate material pattern 52P. At this time, in the etching process, in order to secure the CD gain of the oxide film for trenches that insulate the metal wiring, the side surface profile of the intermediate material pattern 52P is inclined by proceeding to the slope etch. You may. After forming the intermediate material pattern 52P, the bottom photoresist layer 51 is etched by a slope etching process using the top photoresist pattern 53P and the intermediate material pattern 52P as an etch mask. The resist pattern 51P is formed. The top photoresist pattern 53P serves as an etch mask at the beginning of the etching process for forming the bottom photoresist pattern 51P, but is naturally removed as the etching process is performed along with the bottom photoresist layer 51. The intermediate material pattern 52P serves as an etching mask until the resist pattern 51P is completed. As a result, the trench mask pattern 321P in which the bottom photoresist pattern 51P and the intermediate material pattern 52P are stacked is completed. The bottom photoresist layer 51 remains in the contact hole 47 to form a remaining bottom photoresist layer 51R.
상기에서, 슬로프 식각 공정에 의한 버텀 포토레지스트층(51) 식각 공정중 과도 식각(over etch) 공정을 조절하여 콘택홀(47) 내부에 잔류되는 잔여 버텀 포토레지스트층(51R)의 높이가 적어도 트렌치용 산화막(45)의 계면 이하로 낮아지도록 해야하는데, 이는 트렌치 형성 공정시에 콘택홀(47) 저면을 이루는 반도체 기판(41)의 식각 손상을 방지하면서 콘택홀(47) 입구에 발생하는 펜스(fence) 현상을 방지하기 위함이다.In the above, the height of the remaining bottom photoresist layer 51R remaining in the contact hole 47 is adjusted by adjusting the over etch process during the bottom photoresist layer 51 etching process by the slope etching process. It is to be lowered below the interface of the molten oxide film 45, which prevents the etching damage of the semiconductor substrate 41 forming the bottom of the contact hole 47 during the trench formation process, and generates a fence formed at the entrance of the contact hole 47. fence) to prevent this phenomenon.
도 2e를 참조하면, 트렌치용 마스크 패턴(321P)을 식각 마스크로한 식각 공정으로 트렌치용 산화막(45)을 식각하고, 계속해서 노출되는 트렌치 식각정지막(44)을 과도식각 공정으로 제거하여 다수의 트렌치들(48)을 형성한다. 다수의 트렌치들(48) 사이의 패터닝된 트렌치용 산화막(45)의 폭(W)은 소자 동작시 금속 배선과 이에 이웃된 금속 배선 사이의 누화(cross talk) 현상을 방지할 수 있는 폭을 갖는다. 중간 물질 패턴(52P)은 산화물 계통으로 형성되기 때문에 트렌치용 산화막(45)의 식각 중에 함께 자연스럽게 제거된다. 이후, 트렌치들(48)을 형성한 후에 남아있는 버텀 포토레지스트 패턴(51P) 및 잔여 버텀 포토레지스트층(51R)을 제거하고, 제 2 세정공정을 진행하여 반도체 기판(41)의 일부가 노출된 콘택홀(47)과 다수의 트렌치(48)가 완성된다.Referring to FIG. 2E, the trench oxide layer 45 is etched by an etching process using the trench mask pattern 321P as an etching mask, and the trench etch stop layer 44 that is subsequently exposed is removed by a transient etching process. To form trenches 48. The width W of the patterned trench oxide layer 45 between the plurality of trenches 48 has a width that can prevent cross talk between the metal lines and neighboring metal lines during operation of the device. . Since the intermediate material pattern 52P is formed of an oxide system, it is naturally removed together during the etching of the oxide film 45 for the trench. Thereafter, the bottom photoresist pattern 51P and the remaining bottom photoresist layer 51R remaining after the formation of the trenches 48 are removed, and a second cleaning process is performed to expose a portion of the semiconductor substrate 41. The contact hole 47 and the plurality of trenches 48 are completed.
상기에서, 트렌치들(48)을 형성하기 위한 식각 공정은 금속 배선 사이의 누화현상을 보다 더 방지하기 위하여 슬로프 식각으로 진행할 수 있다.In the above, an etching process for forming the trenches 48 may be performed by slope etching to further prevent crosstalk between metal lines.
한편, 트렌치 식각 공정은 도면에 도시된 바와 같이 질화물 계통의 트렌치용 식각정지막(44)이 있는 경우 마이크로-트렌치(micro-trench) 형태로 식각이 진행되는 C4F8 가스를 베이스 가스(base gas)로 사용하여 실시하는데, 트렌치용 식각정지막(44)을 적용하지 않을 경우에는 식각 저면(etch bottom)이 콘벡스(convex) 형태로 식각이 진행되는 CHF3/CF4 가스를 베이스 가스로 사용하여 실시하는 것이 바람직하다.On the other hand, the trench etching process is a base gas (base) (C 4 F 8 gas that is etched in the form of a micro-trench (micro-trench) when there is a nitride-based trench stop film 44 as shown in the figure gas), but if the trench stop layer 44 is not applied, the base gas is CHF 3 / CF 4 gas whose etch bottom is etched in the form of convex. It is preferable to carry out using.
도 2f를 참조하면, 콘택홀(47) 및 다수의 트렌치들(48)을 포함한 전체 구조상에 배선용 도전성 물질을 증착한 후, 화학적 기계적 연마 공정을 통해 금속배선들(60)을 형성한다.Referring to FIG. 2F, after the conductive material for wiring is deposited on the entire structure including the contact hole 47 and the plurality of trenches 48, the metal wires 60 are formed through a chemical mechanical polishing process.
상기한 본 발명에서는 기존과 같은 세정 공정을 실시하므로 인하여 금속 배선(60) 사이의 트렌치용 산화막(45)이 어느 정도 식각 손실을 입겠지만, 트렌치들(48)을 형성한 후의 트렌치용 산화막(45)은, 도 2e에 도시된 것처럼, 임계치수 이득(CD gain)을 충분히 확보할 수 있어 세정 공정에 의한 식각 손실은 큰 문제로 작용하지 않는다.In the present invention described above, the trench oxide layer 45 between the metal wires 60 may be etched away due to the same cleaning process, but the trench oxide layer 45 after the trenches 48 are formed. As shown in FIG. 2E, the critical gain (CD gain) can be sufficiently secured, so that the etching loss due to the cleaning process does not pose a significant problem.
상술한 바와 같이, 본 발명은 금속 배선간을 절연시키는 트렌치용 산화막의 폭을 안정적으로 확보하여 인접된 금속배선간에 발생되는 누화현상 및 캐패시턴스를 방지하여 시정수 지연을 개선시킬 수 있어 금속배선의 전기적 특성을 향상시킬 수 있다. 또한, 트렌치용 마스크 패턴 중 중간 물질층으로 PE-SiON을 사용하므로 기존에 적용했던 버텀-반사방지막(BARC)을 사용하지 않아도 되어 원가절감을 이룰 수 있다. 더욱이, 포토레지스트 마진을 확보할 수 있어 90nm급 이하의 플래쉬 메모리 소자의 제조를 가능하므로 소자의 고집적화에 기여할 수 있다.As described above, the present invention can stably secure the width of the oxide oxide film that insulates the metal wires, thereby preventing crosstalk and capacitance occurring between adjacent metal wires, thereby improving time constant delay, thereby improving the electrical performance of the metal wires. Properties can be improved. In addition, since PE-SiON is used as the intermediate material layer in the mask pattern for the trench, cost reduction can be achieved without using a bottom anti-reflection film (BARC). In addition, since the photoresist margin can be secured, it is possible to manufacture a flash memory device of 90 nm or less, which can contribute to high integration of the device.
도 1a 내지 도 1d는 종래 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도; 및1A to 1D are cross-sectional views of a device for explaining a metal wiring forming method of a conventional flash memory device; And
도 2a 내지 2f는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 금속배선 형성방법을 설명하기 위한 소자의 단면도이다.2A through 2F are cross-sectional views of devices for describing a method for forming metal wirings of a flash memory device according to an exemplary embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 41: 반도체 기판 12, 42: 질화막11, 41: semiconductor substrate 12, 42: nitride film
13, 43: 콘택홀용 산화막 14, 44: 트렌치용 식각정지막13, 43: oxide film for contact hole 14, 44: etch stop film for trench
15, 45: 트렌치용 산화막 16, 18, 46: 유기 버텀-반사방지막15, 45: trench oxide film 16, 18, 46: organic bottom anti-reflection film
17, 47: 콘택홀 19, 48: 트렌치17, 47: contact hole 19, 48: trench
20, 50: 콘택홀용 포토레지스트 패턴 51: 버텀 포토레지스트층20 and 50: photoresist pattern 51 for contact hole: bottom photoresist layer
52: 중간 물질층 53: 탑 포토레지스트층52: intermediate material layer 53: top photoresist layer
51P: 버텀 포토레지스트 패턴 52P: 중간 물질 패턴51P: bottom photoresist pattern 52P: intermediate material pattern
53P: 탑 포토레지스트 패턴 321: 트렌치용 마스크층53P: Top Photoresist Pattern 321: Trench Mask Layer
21, 321P: 트렌치용 포토레지스트 패턴 30, 60: 금속배선21, 321P: trench photoresist pattern 30, 60: metal wiring
Claims (9)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030062074A KR20050024853A (en) | 2003-09-05 | 2003-09-05 | Method of forming metal wiring in flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030062074A KR20050024853A (en) | 2003-09-05 | 2003-09-05 | Method of forming metal wiring in flash memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050024853A true KR20050024853A (en) | 2005-03-11 |
Family
ID=37231921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030062074A Withdrawn KR20050024853A (en) | 2003-09-05 | 2003-09-05 | Method of forming metal wiring in flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050024853A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100831250B1 (en) * | 2007-08-10 | 2008-05-22 | 주식회사 동부하이텍 | Semiconductor device manufacturing method |
| US7435673B2 (en) | 2005-09-28 | 2008-10-14 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect structures therein |
-
2003
- 2003-09-05 KR KR1020030062074A patent/KR20050024853A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7435673B2 (en) | 2005-09-28 | 2008-10-14 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having metal interconnect structures therein |
| KR100831250B1 (en) * | 2007-08-10 | 2008-05-22 | 주식회사 동부하이텍 | Semiconductor device manufacturing method |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100822592B1 (en) | Method of forming fine pattern of semiconductor device | |
| GB2345189A (en) | Process for forming dual damascene wiring | |
| KR100652791B1 (en) | Semiconductor device manufacturing method | |
| KR100611776B1 (en) | Semiconductor device manufacturing method | |
| KR100672780B1 (en) | Semiconductor device and manufacturing method thereof | |
| US7176123B2 (en) | Method for manufacturing metal line of semiconductor device | |
| KR100685677B1 (en) | Semiconductor device manufacturing method | |
| KR101124302B1 (en) | Fabrication Method of Dual Damascene Pattern for Semiconductor Device | |
| US7557038B2 (en) | Method for fabricating self-aligned contact hole | |
| KR20000004334A (en) | Method of forming metal wire in semiconductor device | |
| KR20050024853A (en) | Method of forming metal wiring in flash memory device | |
| KR100909174B1 (en) | How to form a dual damascene pattern | |
| KR100668831B1 (en) | Landing plug poly forming method of semiconductor device | |
| KR101024871B1 (en) | How to form a dual damascene pattern | |
| KR100388477B1 (en) | Method for forming contact hole of semiconductor device | |
| KR100807026B1 (en) | Semiconductor device manufacturing method | |
| KR101204919B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100524806B1 (en) | Method for forming storagenode contact in semiconductor device | |
| KR20050046428A (en) | Methods for forming semiconductor devices by using dual damascene process | |
| KR100518084B1 (en) | Method of forming a dual damascene pattern in a semiconductor device | |
| KR100772077B1 (en) | Contact hole formation method of semiconductor device | |
| KR100695514B1 (en) | Metal wiring formation method of semiconductor device | |
| KR100310823B1 (en) | Contact hole formation method of semiconductor device | |
| KR100587140B1 (en) | Dual damascene pattern formation method of semiconductor device | |
| KR100866964B1 (en) | Interconnected fine hard mask pattern formation method for semiconductor device manufacturing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20030905 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |