KR20050012590A - 반도체 패키지의 제조 방법 - Google Patents
반도체 패키지의 제조 방법Info
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Abstract
본 발명은 반도체 패키지의 제조 방법에 관해 개시한다. 개시된 반도체 패키지는 다수의 칩패드가 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상에 상기 칩패드들을 노출시키는 개구부를 가진 제 1절연막을 형성하는 단계와, 개구부를 포함한 제 1절연막 전면에 스퍼터링 공정을 실시하여 금속막을 형성하는 단게와, 금속막을 일부 제거하여 상기 칩패드들과 연결되는 각각의 금속 트레이스 및 상기 금속 트레이스의 일단과 연결되는 주변패드가 구비된 금속 패턴을 형성하는 단계와, 상기 결과의 웨이퍼를 쏘잉하여 개별 칩단위로 분리하는 단계와, 분리된 칩을 기판에 실장하는 단계와, 주변패드와 기판을 연결시키는 금속와이어를 형성하는 단계와, 기판 상의 칩, 금속 패턴 및 금속와이어를 덮는 몰딩체를 형성하는 단계를 포함한다.
Description
본 발명은 패키지(package)의 제조방법에 관한 것으로, 보다 상세하게는 칩의 패드배열에 관계없이 원하는 패드 위치에 재배열함으로써, 패키지 구조에 대한 제약이 없어 다양한 종류의 패키지에 적용가능한 반도체 패키지의 제조방법에 관한 것이다.
도 1은 종래의 제 1실시예에 따른 반도체 패키지의 단면도로서, 칩패드가 가장자리 부위에 다수개 배열된 반도체 칩이 패키징된 것을 보인 것이다.
종래 기술에 따른 반도체 패키지(100)는, 도 1에 도시된 바와 같이, 기판 (10)을 이용하여 반도체 칩(2)이 평면적으로 실장되어 패키징된 구조를 갖는다.
상기 반도체 칩(2)을 기판(10)의 상부면의 실장 영역에 접착제(4)에 의해 부착한다. 이때, 기판(10)에 부착된 면에 대하여 반대되는 면에 복수개의 칩패드(3)가 형성된다. 상기 칩패드(3)는 기판(10)의 상부면에 형성된 전도성 패턴(미도시)와 각각 대응되어 본딩 와이어(5)에 의해 전기적으로 연결된다. 상기 기판(10)의 전도성 패턴은 반도체 칩(2)과 솔더 볼(8)을 전기적으로 연결시키기 위한 배선층 역할을 한다.
그리고, 반도체 칩(2) 및 기판(10) 상부면에 형성된 전기적 연결 부분을 보호하기 위하여 에폭시 계열의 봉지 수지를 봉지하여 패키지 몸체(9)를 형성한다.
한편, 상기 반도체 칩(2)은 기판(10) 상부면에 형성된 회로 패턴에 의해 서로 전기적으로 연결되거나, 전도성 패턴에 반도체 칩의 칩패드(3)가 동시에 본딩 와이어(5)와 본딩됨으로써 전기적으로 연결될 수도 있다.
도 2는 종래의 제 2실시예에 따른 반도체 패키지의 단면도로서, 칩패드가 센터 부위에 다수개 배열된 반도체 칩이 패키징된 것을 보인 것이다.
종래의 제 2실시예에 따른 반도체 패키지(20)는, 도 2에 도시된 바와 같이, 기판(23) 위에 반도체 칩(21)이 배치되며, 상기 기판(23)은 접착제(24)에 의하여 반도체 칩(21)의 활성면에 부착되고, 상기 반도체 칩(21)의 활성면 중앙에 형성된 칩패드(21)와 본딩 와이어(25)에 의하여 전기적으로 연결된 구조를 가진다.
상기 반도체 칩(21) 및 기판(23) 상부면에는 형성된 전기적 연결 부분을 보호하기 위하여 에폭시 계열의 봉지 수지를 봉지하여 패키지 몸체(29)를 형성한다. 이때, 상기 기판(23)의 상부면에는 전도성 패턴(미도시)이 형성되며, 상기 전도성패턴은 반도체 칩(21과 솔더 볼(28)을 전기적으로 연결시키기 위한 배선층 역할을 한다.
종래의 기술에서는 동종의 비지에이 타입일지라도 패드 배열에 따라, 즉 칩패드가 칩의 센터부분에 배열되는지 가장자리부분에 배열되는 지에 따라, 패키지 구조및 제조 공정이 달라지는 문제점이 있다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 칩의 패드배열에 관계없이 원하는 패드 위치에 재배열함으로써, 패키지 구조에 대한 제약이 없어 다양한 종류의 패키지에 적용가능한 반도체 패키지의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래의 제 1실시예에 따른 반도체 패키지의 단면도.
도 2는 종래의 제 2실시예에 따른 반도체 패키지의 단면도.
도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도.
도 4는 금속 패턴의 평면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지의 제조 방법은 다수의 칩패드가 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상에 상기 칩패드들을 노출시키는 개구부를 가진 제 1절연막을 형성하는 단계와, 개구부를 포함한 제 1절연막 전면에 스퍼터링 공정을 실시하여 금속막을 형성하는 단게와, 금속막을 일부 제거하여 상기 칩패드들과 연결되는 각각의 금속 트레이스 및 상기 금속 트레이스의 일단과 연결되는 주변패드가 구비된 금속 패턴을 형성하는 단계와, 상기 결과의 웨이퍼를 쏘잉하여 개별 칩단위로 분리하는 단계와, 분리된 칩을 기판에 실장하는 단계와, 주변패드와 기판을 연결시키는 금속와이어를 형성하는 단계와, 기판 상의 칩, 금속 패턴 및 금속와이어를 덮는 몰딩체를 형성하는 단계를 포함한 것을 특징으로 한다.
상기 금속막은 Ti/Cu/Al 의 적층막을 이용한다.
상기 쏘잉 공정은 진행한 다음, 분리된 칩을 기판에 실장하는 단계와, 주변패드와 기판을 연결시키는 금속와이어를 형성하는 단계와, 기판 상의 칩, 금속 패턴 및 금속와이어를 덮는 몰딩체를 형성하는 단계를 추가한다.
(실시예)
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 또한, 도 4는 금속 패턴의 평면도이다.
본 발명에 따른 반도체 패키지의 제조 방법은, 도 3a에 도시된 바와 같이, 먼저 다수의 칩패드(31)가 구비된 웨이퍼(30)를 제공한다. 상기 칩패드(31)는 칩의 센터 부분에 또는 가장자리 부분에 배열되어 있던지에 상관없지만, 여기서는 센터 부분에 배열된 것을 예로 하여 설명한다.
이어, 웨이퍼(30) 상에 제 1절연막(32)을 도포하고, 제 1절연막(32) 위에 칩패드(31)를 노출시키는 감광막 패턴(34)을 형성한다. 이때,상기 제 1절연막(32)으로는 폴리머를 이용한다. 그런 다음, 상기 감광막 패턴을 마스크로 하여 상기 제 1절연막을 제거하여 칩패드(31)를 노출시키는 개구부(C)를 형성한다.
이 후, 감광막 패턴을 제거하고 나서, 도 3b에 도시된 바와 같이, 상기 개구부(C)를 포함한 제 1절연막(32) 전면에 스퍼터링 공정을 실시하여 금속막(34)을 형성한다. 이때, 상기 금속막(34)으로는 금속막과 칩패드 간의 콘택 저항을 최소화하고, 부착력 강화 및 베리어 역할을 하면서 이 후의 공정에서 와이어 본딩의 우수성을 고려하여 Ti/Cu/Al막의 적층 구조를 이용한다.
이어, 도 3c 및 도 4에 도시된 바와 같이, 상기 금속막을 일부 제거하여 칩패드(31)들과 연결되는 각각의 금속 트레이스(34a) 및 금속 트레이스(34a)의 일단과 연결되는 주변패드(34b)들이 구비된 금속 패턴(35)을 형성한다.
그런 다음, 도면에 도시되지 않았지만, 상기 결과의 웨이퍼를 쏘잉하여 개별 칩단위로 분리한다.
이 후, 도 3d에 도시된 바와 같이, 상기 분리된 칩(40)을 열압착 방식에 의해 기판(40)에 실장한다. 이어, 칩의 주변패드(54b)와 기판(40)을 연결시키는 금속와이어(37)를 형성한다.
그런 다음, 상기 기판 상의 칩(40), 금속 패턴(55) 및 금속와이어(37)를 덮는 몰딩체(38)를 형성하고, 기판(40)의 볼랜드(41)에 도전성 볼(42)을 부착시켜 반도체 패키지 제조를 완료한다.
도 3d에서, 미설명된 도면부호 52는 칩의 제 1절연막을 나타낸 것이다.
이상에서와 같이, 본 발명에서는 칩의 패드배열에 관계없이 원하는 패드 위치에 재배열함으로써, 패키지 구조에 대한 제약이 없어 다양한 종류의 패키지에 적용가능하다. 즉, 동종의 비지에이 타입일지라도 패드 배열에 따라 패키지 구조가 달라지는 문제를 개선할 수 있다.
또한, 본 발명은 웨이퍼 상에서 패드 재배열을 실시함으로써, 칩 디자인 시 패드 배열에 대한 제약이 없기 때문에 디바이스의 성능 향상 및 작은 칩 크기에도 적용가능하다.
한편, 본 발명은 스퍼터링을 통한 금속막을 이용하여 패드 재배열을 실시함로써, 공정이 단순화된다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (2)
- 다수의 칩패드가 구비된 웨이퍼를 제공하는 단계와,상기 웨이퍼 상에 상기 칩패드들을 노출시키는 개구부를 가진 제 1절연막을 형성하는 단계와,상기 개구부를 포함한 제 1절연막 전면에 스퍼터링 공정을 실시하여 금속막을 형성하는 단게와,상기 금속막을 일부 제거하여 상기 칩패드들과 연결되는 각각의 금속 트레이스 및 상기 금속 트레이스의 일단과 연결되는 주변패드가 구비된 금속 패턴을 형성하는 단계와,상기 결과의 웨이퍼를 쏘잉하여 개별 칩단위로 분리하는 단계와,상기 분리된 칩을 기판에 실장하는 단계와,상기 주변패드와 기판을 연결시키는 금속와이어를 형성하는 단계와,상기 기판 상의 칩, 금속 패턴 및 금속와이어를 덮는 몰딩체를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
- 제 1항에 있어서, 상기 금속막은 Ti/Cu/Al 의 적층막을 이용하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
Priority Applications (1)
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| KR1020030051590A KR20050012590A (ko) | 2003-07-25 | 2003-07-25 | 반도체 패키지의 제조 방법 |
Applications Claiming Priority (1)
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Publications (1)
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| KR20050012590A true KR20050012590A (ko) | 2005-02-02 |
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Family Applications (1)
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| KR1020030051590A KR20050012590A (ko) | 2003-07-25 | 2003-07-25 | 반도체 패키지의 제조 방법 |
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2003
- 2003-07-25 KR KR1020030051590A patent/KR20050012590A/ko not_active Application Discontinuation
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| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20030725 |
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