KR20050003992A

KR20050003992A - 실리콘 산화에 의한 결함 감소

Info

Publication number: KR20050003992A
Application number: KR1020040039652A
Authority: KR
Inventors: 베델스테펜더블유; 첸후아지; 도메니쿠치안소니지; 포겔케이스이; 사다나데빈드라케이
Original assignee: 인터내셔널 비지네스 머신즈 코포레이션
Priority date: 2003-07-01
Filing date: 2004-06-01
Publication date: 2005-01-12
Anticipated expiration: 2024-06-01
Also published as: CN1577809A; JP4452132B2; US20050003229A1; US7169226B2; US20080246019A1; JP2005026681A; TW200520211A; TWI306662B; CN1311546C; KR100586290B1; US7816664B2; US20070105350A1; US7507988B2

Abstract

스트레인된 Si 용 템플릿으로써 사용될 수 있는, 고성능의 실질적으로 이완된 SGOI(SiGe-on-Insulator) 기판 재료를 제조하는 방법이 설명되어 있다. 매우 얇은 최상위 Si 층을 갖는 SOI(Silicon-On-Insulator)는 압축적으로 스트레인된 SiGe 성장을 위한 템플릿으로써 사용된다. 충분한 온도에서 SiGe 층을 이완함에 있어서, 전위 운동의 특성에 의해, 스트레인-제거 결함은, 매립된 산화물이 반점성을 갖는 경우 얇은 Si 층으로 이동한다. 얇은 Si 층은 매립된 산화물/얇은 Si 계면의 산화에 의해 소모된다. 이것은 고온에서 내부 산화를 이용함으로써 달성된다. 이러한 방법으로, 원래의 얇은 Si 층의 역할은, 내부 산화를 이용하여 후에 소모될 수 있는 SiGe 합금의 이완 단계 동안 희생 결함 싱크로써 기능하는 것이다.

Description

실리콘 산화에 의한 결함 감소{DEFECT REDUCTION BY OXIDATION OF SILICON}

본 발명은 반도체를 위한 기판 재료의 제조 방법에 관한 것이고, 보다 상세하게는 고성능(high-quality)의 실질적으로 이완된(relaxed) SGOI 기판 재료의 제조 방법에 관한 것이다. 본 발명의 고성능의 실질적으로 이완된 SGOI 기판 재료는 후속적인 Si 에피택셜(epitaxial) 과성장에 의해, 스트레인된(strained) Si 층 생성용 격자 불일치된(lattice mismatched) 템플릿으로 사용될 수 있다. 그러한 기판 재료는 스트레인된 Si 층 내에서 강화된 전하 캐리어 운반 특성을 위해 희망되며, 미래의 고성능 CMOS를 위해 사용될 수 있다. 본 발명은 또한 적어도 위의 기판 재료를 포함하는 구조뿐만 아니라 SGOI 기판 재료에 관한 것이다.

본 발명은 함께 출원되어 및 함께 양도된 2002년 1월 23일에 출원된 미국 특허 출원 제10/055,138호[발명의 명칭 "스트레인된 Si CMOS 어플리케이션을 위한 고성능 이완된 SGOI(Method of Creating High-Quality Relaxed SGOI for strained Si CMOS Application)"]과 함께 출원되어 및 함께 양도된 2002년 7월 16일에 출원된 미국 특허 출원 제10/196,611호[발명의 명칭 "열 확산에 의한 SGOI 재료를 개량하기 위한 수소 주입(Use of Hydrogen implantation To Improve Material Property of Silicon-Germanium-On-Insulator Material By Thermal Diffusion)"]에 관한 것이며, 각각의 전체 내용은 본 발명에 참조로써 통합된다.

스트레인된 결정(strained crystalline) 재료들의 미세 연속 층들은, 만약 전체 스트레인 에너지가 일정값을 초과한다면, 충분히 높은 온도로 가열하자마자 가소성있도록 이완하는 경향이 있다. 가소성 이완화는 결정 결함이 스트레인된 층에 도입되는 매카니즘을 말하며, 이 결함들은 필름 내의 전체 스트레인을 감소시키는 역할을 한다. 이러한 결정 결함은 형성을 위한 에너지를 필요로 하므로, 그 층내의 전체 스트레인 에너지가 스트레인-제거 결함의 형성 에너지 보다 더 큰 경우에는 그렇게만 동작한다. 이 기준은 시스템의 일정한 스트레인 값을 규정하는 것이다. 일정한 스트레인 값은 형성된 결함의 종류와 그 결정화 매카니즘 특성에 의존한다.

Si 템플릿 상에서 성장하여, 압축적으로 스트레인된 SiGe 층의 경우, 형성된 스트레인-제거 결함의 우세한 종류가 미스핏(misfit) 전위(dislocation)이다. 미스핏 전위는 전위의 순간적인 위치에서 스트레스 텐서(tensor)의 특성에 의해 지시되는 방법으로 형성된 후에, 결정을 통해 이동한다. Si 두께가 SiGe 층의 수 배에 달하는 Si 기판 상에서 성장하는 스트레인된 SiGe 층에 대해서 전위는 SiGe 층을 통해 위쪽으로 상승한다. 만약 Si 기판이 SiGe 층보다 얇다면, 전위 상에서 활동하는 힘의 특성으로 인해, 전위는 Si 층상 아래로 활강한다. 후자의 현상은 "일정 두께에 대한 부정형(pseudomorphic) 구조를 성장시키기 위한 새로운 접근(New approach to grow pseudomorphic structures over the critical thickness)"이라는 제목의 Y.H.Lo에 의해 쓰여진 문헌(Appl.Phys.Lett., Vol.59, No.18, Oct.1991, pp.2311-2313)에 기술되어 있다.

매립된 산화물 층 위에 얇은 Si 층을 가진 SOI 기판의 사용은, 하부의 얇은 Si 층으로 구동되는 결함을 강제함으로써, 저결함 밀도로 이완된 SiGe 층을 만들기 위해 고려된다. 이러한 현상이 발현되기 위해서는, 매립된 산화물 층이 점성을 가져야만 하며, 그로 인해, Si 층은 자유층처럼 활동한다. 종래 기술의 접근이 가진 문제점은 결함이 많은 최상위(highly defective top) SiGe 층이 결함이 많은하부(highly defective underlying) Si 층을 위해 교환되며, 따라서 어떠한 시나리오도 현대의 상보적 메탈 산화물 반도체(CMOS) 어플리케이션에 사용함에 있어서는 적합하지 않다는 것이다.

상기 언급된 종래의 기술의 관점으로는, 신규성이 있고, 개량된 방법의 제공이 필요하며, 이 방법으로, 고성능의 실질적으로 이완된 SiGe 층이 SOI 기판 상부에 형성될 수 있을 것이며, 이로써, 실질적으로 이완된 SiGe 층을 생산하기 위한 결함 싱크(defect sink)로써 기능한 후에 결함이 많은 하부 Si 층이 제거된다.

본 발명의 일 목적은, 템프릿으로써 SOI 기판을 사용한 얇고 고성능의 실질적으로 이완된 SGOI 기판 재료를 제조하는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, 실질적으로 이완된 SiGe 층이 형성되는 동안, SOI 기판의 얇은 최상위 Si 층이 결함 싱크로써 사용되는, 얇은 고성능의 실질적으로 이완된 SGOI 기판 재료를 제조하는 방법을 제공하는 것이다.

본 발명의 다른 목적은, SOI 기판의 얇은 최상위 Si 층이, 내부 산화작용에 의해 SiGe 층의 이완화 동안 또는 그 후에 소모되는, 얇고 고성능의 실질적으로 이완된 SGOI 기판 재료를 제조하는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, CMOS 공정 단계와 양립가능한 얇고 고성능의 저-결함 밀도의(low-defect density) 실질적으로 이완된 SGOI 기판 재료를 제조하는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, 스트레인된 Si 층들의 형성을 위해, 격자 불일치템플릿들, 예컨대 기판들로 사용될 수 있는, 얇고 고성능이며 저-결함 밀도의 실질적으로 이완된 SGOI 기판 재료를 제조하는 방법을 제공하는 것이다.

본 발명의 또 다른 목적은, 높은 전하 캐리어 운동성을 가지고, 고성능의 CMOS 어플리케이션에 있어서 유용한 스트레인된 Si/실질적으로 이완된 SGOI를 제공하는 것이다.

SOI 기판의 희생층(sacrificial layer) 예컨대, 얇은 최상위 Si 층(이 층은 SiGe 층의 이완화 기간 동안 결함 싱크로써 역할하는 것임)이 내부 산화에 의해 소모되는 방법을 사용함으로써, 본 발명에 있어서 이러한 목적과 다른 목적 및 장점이 달성된다. 본 발명에 따르면, 이 방법은 Ge 확산에 저항하는 방지층 위에 존재하는 희생 단결정 Si 층의 표면 상에 Ge 함유층을 형성하는 단계로 시작한다. 그러한 구조를 형성한 후에, 그 구조는, (ⅰ) 그 희생 층 및 Ge-함유층을 통해 Ge 원자를 균질화하고, (ⅱ) 희생 단결정 Si 층(sacrificial single crystal Si layer) 내부로 우세하게(predominately) 삽입된 전위(dislocation)를 생성함으로써 Ge-함유층을 이완하고, (ⅲ) 내부 산화에 의해, 희생 단결정 단일 층을 소모하는 온도에서 어닐링(annealing) 및 산화(oxidation) 단계를 거치게 된다.

그러므로, 실질적으로 이완된, 단결정 층은 Ge-함유층 및 희생 층의 동종 혼합으로 구성되는 산화 단계 동안 형성된다. 더욱이, 이 산화 기간동안, 열적 산화물(thermal oxide) 층은, 희생층의 소모로써, 방지층 위에 형성된다.

내부 산화(internal oxidation, ITOX)에 의한 희생 층의 소모에 앞서, 격자 불일치 결정 층을 이완하기 위해, 결함 싱크로써, 희생 결정 박막을 사용하는 기술은, 얇은 희생 층의 역할을 효과적인 결함 싱크로써, 증가하거나, 스트레인된 격자-불일치 오버층(overlayer)의 이완을 증가시키도록 설계된 다수의 기술과 결합할 수 있다.

본 발명의 단계들에 따르면, 스트레인된 Si 층은, 다양한 고성능 CMOS 어플리케이션에서 사용될 수 있는 스트레인된 Si/이완된 SiGe-함유 이종접합 구조체 (heterostructure)를 형성하기 위해, 실질적으로 이완된 단결정 SiGe 층 상부에 에피텍셜하게 성장할 수도 있다.

본 발명의 따르면, 희생 단결정 Si 및 방지층은 SOI 기판의 요소이다. 본 방법은 또한 패턴화되지 않은 방지층(즉, 연속된 방지층), 패턴화된 방지층(즉, 반도체 재료에 의해 둘러싸인, 불연속으로 이격된 방지 영역들 또는 섬들)의 사용을 고려한다.

본 발명에 있어서의 또 다른 실시예에 있어서, Si 캡 층이 산화 전에 Ge-함유층 상부에 형성된다. 본 발명의 이 실시예는 어닐링 및 산화 전에 스트레인된 SiGe 층의 열역학적 안정성(결함 생산의 방지의 관점에서 볼 때)을 변경시킨다. SiGe 층은 대략 2000 nm 이하의 두께를 구비하며, 더 바람직하게는 대략 10 nm에서부터 대략 200 nm 의 두께를 갖는다.

본 발명의 또 다른 실시예에 있어서, 이온 주입(implantation) 단계는 산화 단계 전에 수행될 수 있다. 본 발명의 더 나아간 실시예에 있어서, 희생 단결정 Si 층이 산화 단계 전에 부분적으로 또는 전체적으로 비정질화 된다.

본 발명의 또다른 실시예는 상기 언급한 공정 단계를 사용하여, 형성된 SGOI기판 재료에 관계된다. 특히, 신규한 기판 재료는, Si-함유 기판 ; Si-함유 기판 상부에 존재하는 Ge 확산에 저항하는 절연 영역(이 절연 영역의 더 상위 영역은 열적 산화물임) ; 및 절연 영역 상부에 존재하는, 실질적으로 이완된 SiGe 층(이 실질적으로 이완된 SiGe 층은 대략 2000 nm 또는 그 이하의 두께를 가짐)를 포함한다.

본 발명의 일 측면은 적어도 상기 언급한 기판 재료를 포함하는 이종결합(heterostructure)과 관련된다. 특히, 본 발명의 이종결합은 Si-함유 기판 ; Si-함유 기판 상부에 존재하는 Ge 확산에 저항하는 절연 영역(이 절연 영역의 더 상위 영역은 열적 산화물임) ; 절연 영역 상부에 존재하는, 실질적으로 이완된 SiGe 층(이 실질적으로 이완된 SiGe 층은 대략 2000 nm 또는 그 이하의 두께를 구비함) ; 및 실질적으로 이완된 SiGe 층 상부에 형성된 스트레인된 Si 층을 포함한다.

본 발명의 다른 측면은, 적어도 본 발명의 SGOI 기판 재료를 포함하는 다른 격자 불일치 구조를 위한 템플릿뿐만 아니라 슈퍼-격자 구조와도 관련된다.

도 1a 내지 1e는, 얇은 고성능의 실질적으로 이완된 SGOI 기판 재료(이 최초의 기판은 패턴화되지 않은 확산 방지 영역을 포함함)를 제조하기 위해 본 발명에서 채용되는 기본 공정 단계를 보여주는 횡단면을 통한 도식적인 설명이다.

도 2a 내지 2e는 얇고 고성능의 실질적으로 이완된 SGOI 기판 재료(이 최초의 기판은 패턴화된 확산 방지 영역을 포함함)를 제조하기 위해 본 발명의 다른 실시예에서 채용되는 기본 공정 단계를 보여주는 횡단면을 통한 도식적인 설명이다.

도 3a 내지 3b는 패턴화된(3b) 또는 패턴화되지 않은(3a) 기판 상에 형성되는 Ge-함유층 상부에 Si 캡 층이 형성되는 본 발명의 다른 실시예를 보여주는 횡단면을 통한 도식적인 설명이다.

도 4a 내지 4b는, 도 1e 및 2e 각각의 얇은 고성능의 실질적으로 이완된 SGOI 기판 재료 상에 스트레인된 Si 층을 형성하는 단계를 보여주는 횡단면을 통한 도식적인 설명이다.

본 발명은, 얇고, 고성능의, 실질적으로 이완된 SGOI 기판 재료(이 재료는 에피텍셜 Si의 후속하는 과성장을 위한 격자 불일치 템플릿으로서 기능할 수 있는 것임)를 제조하는 방법을 제공하는 것이고, 본 어플리케이션에 첨부된 도면을 참조하여 더 자세하게 설명될 것이다. 첨부된 도면에 있어서, 대응하는 요소들은 동일한 번호로 참조된다.

본 어플리케이션은, 결함 싱크로써 기능하는 희생 층의 소모로써, 고성능의, 실질적으로 이완된 SGOI 기판 재료를 생산하기 위한 방법을 제공한다. 본 방법에 있어서, 희생 층은, SOI 기판의 최상위 Si 층이며, 얇고, Ge-함유층은 두꺼워서, SiGe 층의 이완화가 하부의 얇은 희생 층의 가소성의 변형으로써 발생한다. 얇은 희생 층은 고유의 방법으로 소모된다. Si 및 SiGe 표면의 산화는, 일반적으로 반도체/산화물 계면에서 발생한다. 특히, 산소는 표면 산화를 통해 확산되고, 첫번째 반도체/산화물 계면에서 Si와 반응한다.

본 발명의 경우와 같이, 매우 높은 산화 온도에서, 반도체 내부의 더 높은 산소 용해도와 더 높은 확산도의 조합은 확산되는 산소의 일부가 제1 반도체/산화물 계면 아래로 관통하도록 한다. 이 산소는 실질적으로 매립된 방지층-반도체 계면(이 계면의 결과 열적 산화물 층의 상위로의 성장을 낳음)과 반응한다. 이 성장은 방지층/반도체 계면에서 반도체 재료를 효율적으로 소모한다. 이 공정은, 여기서 내부 산화(internal oxidation, ITOX)로 참조되며, SiGe 층의 산화 기간 동안 결함 싱크로써 이전에 기능했던 얇은 희생 Si 층을 소모하도록 사용된다.

본 발명에서 채용될 수 있는 최초 기판 재료를 보여주는, 도 1a 내지 2a에서 우선 참조가 이루어진다. 특히, 도 1a 내지 2a 에서 설명되는 이 최초 기판 재료는, 각각 Si-함유 반도체 기판(10), Si-함유 반도체 기판(10)의 표면 위에 존재하는 Ge 확산에 저항하는 방지층(12) 및 방지층(12) 위에 존재하는 희생 단결정 Si 층(14)을 포함한다. 도면에 있어서, 참조 번호(17)는 방지층(12)과 희생 단결정 Si 층(14) 사이의 계면을 의미한다. 본 발명에 있어서, ITOX는 계면(17)에서 초기화될것이다.

이 도면에서 설명되는 2개의 추가 구조 사이의 차이점은, 도 1a에서 방지층(12)이 전체 구조를 통해 연속적으로 존재하는 반면, 도 2a에서는, 방지층(12)이 불연속적이고 이격적인 영역 또는 반도체 재료[환언하면, 층(10 및 14)]에 의해 둘러싸인 섬으로써 존재한다는 점이다. 도 1a에서 보여지는 최초 구조는 패턴화되지 않은 방지층을 포함하며, 도 2a의 최초 구조는 패턴화된 방지층을 포함한다.

방지층(12)이 패턴화되거나, 패턴화되지 않거나를 불문하고, 최초 구조는 종래의 SOI 기판 재료일 수 있으며, 영역(12)은 전기적으로 희생 단결정 Si 층(14)을 Si-함유 기판 반도체 기판(10)으로부터 격리시키는, 매립 산화물 영역이다. 여기서 사용되는 "Si-함유"라는 말은 적어도 실리콘을 포함하는 반도체 기판을 의미한다. 설명될 실시예는 Si, SiGe, SiC, SiGeC, Si/Si, Si/SiC, Si/SiGeC 또는 다수의 매립 산화물(연속적, 불연속적 또는, 연속적이고 불연속적인 혼합물)을 포함할 수 있는 SOI를 포함하지만, 이에 한정되는 것은 아니다.

SOI 기판은, 여기에서 참조로써 통합되는 함께 양도된 미국 특허 출원 제09/861,593호(2001년 5월 21일 출원) ; 제09/861,594호(2001년 5월 21일 출원) ; 제09/861,590호(2001년 5월 21일 출원) ; 제09/861,596호(2001년 5월 21일 출원) ; 제09/884,670호(2001년 6월 19일) ; 미국 특허 제5,930,634호(산다나)에 기술된 다양한 SIMOX 공정뿐만 아니라, 당업자에게 공지된 종래의 SIMOX 공정(separation by ion implantation of oxygen, 이온 주입에 의한 산소와의 분리)을 사용하여 형성될수 있다. 제09/861,590호 출원에서 공개된 공정은 여기에서, 도 2a에서 보여지는 패턴화된 기판을 제도하는데 채용될 수 있다. 택일적으로, SOI 기판 재료는 다른 종래 공정[예컨대, 열 결합(thermal bonding) 및 층 운반(layer transfer) 공정]을 사용하여 제조될 수 있다.

SOI 기판에 부가하여, 도 1a 및 2a 에서 보여지는 최초 기판은, 리소그래피(lithography) 및 에칭(etching)(패턴화된 기판을 제도하는 경우 채용됨)뿐만 아니라 종래의 침착(deposition) 공정을 사용하여 제조되는 SIO와 같은 기판이 될 수도 있다. 특히, SOI와 같은 기판이 채용되는 경우, 최초 구조는, 종래의 침착 또는 열 성장 공정을 통해 Si-함유 기판의 표면 위에 Ge 확산 방지층을 침착하는 단계 ; 종래의 리소그래피 및 에칭 기술을 채용함으로써 방지층을 선택적으로 패턴화하는 단계 ; 그후에, 종래의 침착 공정[이 공정은 예컨대, 화학적 기상 침착(chemical vapor deposition, CVD), 플라즈마-어시스티드 CVD, 스퍼터링(sputtering), 증착(evaporation), 화학적 솔루션 침착 또는 에피텍셜 Si 성장(chemical solution deposition or epitaxial Si growth)]를 사용하여 방지층 위에 단결정 Si 층을 형성하는 단계에 의해 형성된다.

도 1a 및 2a에서 보여지는 최초 구조의 방지층(12)은 Ge 확산에 매우 저항하는 임의의 절연 재료를 포함한다. 그러한 절연, Ge 확산 저항 재료의 예는, 결정 또는 비-결정 산화물 또는 질화물을 포함하지만, 이에 한정되는 것은 아니다. 일반적으로, 방지층(12)은 매립된 산화물 층이다.

최초 구조의 다양한 층의 두께는 동일한 것을 제조하는데 사용되는 공정에따라 변할 수 있다. 일반적으로, 희생 단결정 Si 층(14)은, 대략 1에서 50 nm의 두께, 바람직하게는 5에서 30 nm 의 두께를 갖는 얇은 층이다. 방지층(12)(환언하면, Ge 확산 저항 층)의 경우에 있어서, 그 층은 대략 1에서 1000 nm의 두께를 구비할 수 있다. Si-함유 기판층[환언하면, 층(10)]의 두께는 본 발명에 바람직하지 않다. 위에서 제공된 두께는 예시적인 것이고, 본 발명의 범위를 결코 한정하지 않는다.

도 1b 및 2b는 Ge-함유층(16)이 희생 단결정 Si 층(14) 위에 형성된 후에, 형성되는 구조를 설명한다. Ge-함유층(16)은 SiGe 합금 또는 순수한 Ge을 포함한다. "SiGe 합금"이라는 단어는 99.99 원자 퍼센트까지의 Ge를 포함하는 SiGe 재료를 포함하며, 순수한 Ge는 100 원자 퍼센트의 Ge를 포함하는 층을 포함한다. SiGe 층이 채용되는 경우, SiGe 층 내의 Ge 성분은 대략 0.1부터 99.9 원자 퍼센트로 하는 것이 바람직하며, 대략 10에서 35의 Ge 원자 퍼센트로 하는 것이 더 바람직하다. SiGe 합금은 비정질 또는 다결정질일 수 있다.

본 발명에 따르면, Ge-함유층(16)은, 종래의 에피택셜 성장 방법을 사용하여, 희생 단결정 Si 층(14) 위에 형성되며, 이 성장 방법은 실질적으로 결함이 없는, 환언하면, 미스핏 및 TD 전위일 뿐만 아니라, 스트레인되고 준안정된(metastable) Ge-함유층을 성장시킬 수 있는 당업자에게 잘 알려져 있다. 그러한 에피성장 공정의 예는, 고속 열 화학 기상 침착(Rapid thermal chemical vapor deposition, RTCVD), 저압 화학 기상 침착(low-pressure chemical vapor deposition, LPCVD), 초-고속 진공 화학 기상 침착(ultra-high vacuum chemical vapor deposition, UHVCVD), 대기압 화학 기상 침착(atmospheric pressurechemical vapor deposition, APCVD), 분자 선 에피택시(molecular beam epitaxy(MBE) 또는 플라즈마 증가 화학 기상 침착(plasma-enhanced chemical vapor deposition, PECVD)을 포함하지만, 이에 한정되는 것은 아니다.

본 발명의 이러한 점에 있어서, 형성된 Ge-함유층의 두께는 변할 수 있지만, 일반적으로 Ge-함유층(16)은 하위 희생 단결정 Si 층(14)보다 더 큰 두께를 갖는다. 일반적으로, Ge-함유층(16)은 대략 10에서 500 nm의 두께를 갖게되며, 20 부터 200 nm의 두께를 갖는 것이 더 바람직하다.

본 발명의 다른 실시예에 있어서, 도 3a 내지 3b를 보면, 선택적인 캡 층(18)이, 본 발명의 산화 단계를 수행하기 전에, Ge-함유층(16) 위에 형성되어 있다. 본 발명에서 채용된 선택적인 캡 층(18)은 Si 재료를 포함하며, 이 Si 재료는 에피 실리콘(epi-Si), 비정질 실리콘(a:Si), 단일 또는 다 결정질 Si 또는 다중 층을 포함하는 것들의 임의의 조합을 포함하지만, 이에 한정되는 것은 아니다. 바람직한 실시예에 있어서, 캡 층은 에피 Si를 포함한다. 층(16) 및 (18)은 동일한 반응 chamber 내에서 형성될 수도, 아닐 수도 있다.

존재하는 경우, 선택적인 캡 층(18)은 대략 1부터 대략 100 nm의 두께를 구비하며, 더 바람직하게는 대략 1부터 대략 50 nm의 두께를 갖는다. 선택적인 캡 층(18)은 상기 언급한 에피성장 공정을 포함하는 임의의 공지된 침착법을 사용하여 형성된다.

본 발명의 일 실시예에 있어서, 단결정 Si 층의 표면상에 대략 1에서 대략 200 nm의 두께를 갖는 Ge-함유층(15 내지 30 원자 퍼센트 Ge)을 형성하는 것이 바람직하며, 그후에, Ge-함유층 위에 대략 1에서 100 nm의 두께를 갖는 Si 캡 층을 형성하는 것이 바람직하다.

초기 구조상에 Ge-함유층(16)(선택적인 캡 층(18)을 구비하거나 구비하지 않거나)을 형성한 후, 도 1b 또는 도 2b에서 보여지는 구조는, 계면(17)에서 또는 그 가까이에서 증가된 이완을 가능하게 하는 결함을 형성할 수 있는 이온이 수행되는, 선택적인 이온 주입 단계에 종속될 수도 있다. 증가된 이완을 발생케하는 그러한 결함의 예는 수소 이온 주입의 경우에 있어서, 판(platelet) 결함 또는 버블과 같은 결함을 포함한다. 주입은 주입 마스크를 사용하거나 또는 사용하지 않고 수행될 수 있다.

이러한 주입 단계 후에 형성되는 구조가 도 1c 또는 2c에 나타나 있다. 이들 도면에서, 참조 번호(19)는 이온 주입 단계에 의해 형성된 결함을 의미한다. 이 결함 영역은, SiGe 층의 탄성 이완화(elastic relaxation)를 발생케함으로써 SiGe 합금/단결정 Si 겹층 내의 결함 생산 문제를 해결한다. 특히, 탄성 이완화는 계면(17)에 또는 그에 가까운 곳에 존재하는 결함 영역을 가소성 있게 디포밍(plastically deforming) 함으로써 발생한다.

증가된 이완화가 계면(17)에 또는 그에 가까이 발생하도록 하는 결함은, 수소, 중수소, 헬륨, 산소, 네온, 또는 이들의 혼합을, 계면에 또는 그에 가까이에서 이온 범위의 피크를 유지하는 주입 조건을 사용하여 다양한 층으로 주입시킴으로써 형성된다. 앞서 언급한 이온의 동위원소가 또한 여기서 고려될 수 있다. 본 발명에서 사용되는 바람직한 이온은 수소 이온(H⁺)이다. H₂ ⁺과 같은 수소의 다른 종류도 또한 고려될 수 있다. 본 발명의 주입 단계는 대략 실내 온도, 환언하면, 대략 0.01에서 대략 10 microamps/cm²의 빔 전류 밀도를 사용하여, 대략 283K 에서 대략 303K의 온도에서 실행된다. 상이한 온도에서 및/또는 상이한 빔 전류 밀도를 사용한 주입 단계도 이완 작용에 영향을 줄 수 있다.

판(platelet) 결함을 형성하는데 사용된 주입 종류의 응축은 채용되는 주입 종류에 따라 변할 수 있다. 그러나 일반적으로, 본 발명의 이러한 점에서 사용되는 이온 주입의 응축은 3E16 cm^-2이며, 더 바람직하게는 1E16 부터 2.99E16 cm^-2의 이온 응축을 가진다. 이 주입 에너지는, 주입 에너지가 계면(17) 또는 그 가까이에서 이온을 위치시킬 수 있어야 한다는 조건 하에서 또한 주입되는 이온의 종류에 따라 변할 수 있다. 예컨대, 수소가 주입 이온으로 채용되는 경우, 계면(17)에서 또는 그 근처에서의 판(platelet) 형성을 보장하는데 사용되는 에너지는 대략 1에서 100 keV이며, 더 바람직하게는 대략 3에서 대략 20 keV이다.

앞선 에너제틱한 이온을 계면 내부로 또는 계면(17) 근처에 주입하는 단계는 SiGe 층을 더 효율적으로 이완하도록 하는 효율적인 전위 핵 형성 사이트(nucleation site)로써 기능할 수 있는 결함을 생성한다. 이 주입에 의해 유발된 결함 사이트의 임의성 또한 무빙 전위 사이의 상호작용에 의해 유발된 결함 피닝(pinning) 을 감소시키고, 그로 인해, 이완 공정을 더 효율적으로 만든다. 이이온 주입 단계는 이완 공정을 더 효율적으로 만드는데 사용될 수 있으며, SiGe 층 이완의 최종 정도를 증가시키는 희생 Si 층의 후속하는 고온 산화(환언하면, ITOX) 소비와 결합할 수 있다.

본 발명의 또 다른 실시예에 있어서, 희생 단결정 Si 층(14)은 이온 주입에 의해 전체적으로 또는 부분적으로 비정질화되고, 주입에 의한 손상된 깊이 프로파일의 피크는 이 얇은 희생 단결정 Si 층(14)과 균형을 이룬다(공통 단위를 갖게 됨). 비정질화는, 희생 단결정 Si 층(14)의 중앙 ±500Å 내의 이론 피크를 주입함으로써 발생한다. Si, P, As 또는 Ge와 같은 이온을 비정질화하는 단계가 본 발명에서 사용될 수 있다. 비정질화를 발생하고, 상기 언급한 범위 내에서 이온 피크를 주입하기에 충분한 양과 에너지의 임의의 범위가 본 발명에서 사용될 수 잇다. 예컨대, 만약 2000Å Si_0.8Ge_0.2층이 200Å(희생) 최상위 Si 층을 가진 SOI 기판 상에서 성장한다면, 대략 2-5×10¹⁴atoms/cm²의 양(dose)에서 대략 130-150 keV의 Si 주입이 사용될 수 있다. 비정질화 주입은 또한 희생 Si 층의 역할을 증가시킨다.

최초 구조 위에 Ge-함유층(16)(선택적인 캡 층(18)을 구비하거나 구비하지 않거나, 주입을 구비하거나 구비하지 않음)을 형성한 후에, 구조는 층(14,16 만약 존재한다면 18)을 통해서 Ge 원자들을 균질화(homogenize)하는 온도에서 산화되며 ; 희생 단결정 Si 층(14) 내로 우세하게 주사된 전위를 생성함으로써, 스트레인된 Ge-함유층(16)을 이완하고 ; 최초 방지층(12) 위에 열적 산화물(25)을 형성하는 내부 산화에 의해 희생 단결정 층(14)을 소모한다. 산화 공정 동안 전위 결함은, 결함있는 재료를 제공함으로써, 희생 Si 층(14)을 향해 아래로 이동한다. 그러나, 이 결함있는 재료는 ITOX 에 의해 소모된다.

산화물 층(22)은 산화 단계 동안만큼 SiGe 층(20) 위에서 잘 형성된다. 산화물 층(22)은 일반적으로(그러나 항상 그렇지는 않지만), 종래의 습식 에칭(wet etch) 공정을 사용하는 가열 단계 후에 그 구조로부터 제거되며, 화학적 에천트(chemical etchant)(예컨대, SiGe에 비교되는 것처럼 산화물을 제거하기 위해 높은 선택성을 갖는 HF)가 채용된다. 산화 단계가 수행된 후에 형성된 결과 구조가 예컨대, 도 1d 또는 2d에 도시된다.

산화물 층(22)이 제거된 경우에, 두번째 희생 단결정 Si 층이 SiGe 층(20) 위에 형성될 수 있고, 본 발명의 상기 공정 단계는 다층화된 이완 SiGe 기판 재료를 생산하도록 여러 번 반복될 수 있다.

본 발명의 산화 단계 후에 형성된 산화물 층(22)은, 대략 10에서 대략 1000 nm의 범위의 두께, 더 바람직하게는 대략 20에서 대략 500 nm의 가변적인 두께를 가진다. 내부 산화로부터의 열적 산화물(25)에 관하여는, 열적 산화물(25)은 대략 0.5에서 대략 100nm 의 범위의 두께, 더 바람직하게는 대략 1에서 대략 60 nm의 가변적인 두께를 가진다. 고온(예컨대, 1250℃)의 산화 기간 동안 성장한 열적 산화물(25)의 표면 산화물 두께는 6과 10 % 사이이지만, SGOI 가 산화 단계의 종점 근처에서 더 얇아질수록 더 증가한다. 산화 기간 동안 성장한 열적 산화물(25)의 양은 또한 산화 분위기뿐만 아니라, 산화 온도에 의존한다. 방지층(12)과 함께 열적 산화물(25)은, 본 발명의 실질적으로 이완된 SGOI 기판 재료의 절연 영역을 형성한다. 그러므로 절연 영역은 열적 산화물을 포함하는 상위 영역을 포함한다.

특히, 본 발명의 산화 단계는 대략 1200℃에서 대략 1350℃의 온도에서 수행되며, 더 바람직하게는 대략 1250℃에서 대략 1320℃의 온도에서 수행된다. 게다가, 본 발명의 산화 단계는, O₂, NO, N₂O, 오존, 대기 등과 같은 적어도 하나의 산소-함유 가스를 포함하는 산화 분위기에서 수행된다. 산소-함유 가스는 서로 혼합될 수 있거나, 이 가스는 He, Ar, N₂, Xe, Kr 또는 Ne와 같은 비활성 가스와 함께 희석될 수도 있다.

산화 단계는 일반적으로 대략 10에서 1800 분의 범위를 가지는, 더 바람직하게는 대략 60에서 대략 600 분의 가변 시간 주기 동안 실행될 수 있다. 산화는 단일 목표 온도에서 실행될 수 있으며, 다양한 램프 속도와 침투(soak) 시간을 이용하는 다양한 램프 및 침투 사이클이 채용될 수 있다.

산화는 표면 산화물 층[환언하면, 층(22)]의 존재를 달성하는 산화 분위기 하에서 수행되며, 이 층은 희생 단결정 층(14)의 소모에 의해 구조 내에서 열적 산화물 층(25)을 형성하는 것처럼 Ge 원자에 대한 확산 방지과 같이 기능하고, 일단 산화 층(22)이 구조의 표면상에 형성되면, Ge은 방지층(12)과 산화물 층(22) 사이에 포획된다. 표면 산화물이 두께 면에서 증가함에 따라, Ge은 층(14,16 및 선택적으로 18)을 통해 더 균일하게 분배되지만, 그것은 산화물 층을 침식하는 것으로부터 연속적이고 효율적으로 거부된다. 이 산화 단계 동안 이 층이 얇기 대문에 상대적인 Ge 부분은 증가한다.

만약 산화가 너무 빨리 발생한다면, Ge는 표면 산화물/SiGe 계면으로부터 충분히 빨리 확산될 수 없고, 산화물을 통해 운반되거나, Ge의 계면적 응축(interfacial concentration)이 높아져, 합금 용융 온도에 도달하게 된다.

이러한 산화 단계가 실행되면, 구조는 균질하고 실질적으로 이완된, 저-결함 SiGe 합금 층(12)[환언하면, 방지층(12) 및 열적 산화물과 같은 절연 영역과 표면 산화물 층(22) 사이에 끼인 층(20)]을 포함한다. 도 1d 또는 2d를 보면, 방지층(12)은 현재 열적 산화물 내에 풍부한 상위 표면 영역을 포함하고 있다. 열적 산화물 영역은 도면 내에 25로 표시된다.

본 발명에 따르면, SiGe 층(20)은 대략 2000 nm 또는 그보다 작은 두께를 가지며, 더 바람직하게는 대략 200 nm의 두께를 가진다. 본 발명에서 형성된 이완된 SiGe 층(20)은 종래의 SiGe 버퍼 층보다 얇으며, 대략 10⁸결함/cm²보다 작은 미스핏 및 TD를 포함하는 결함 밀도를 갖는다.

본 발명에서 형성된 이완된 SiGe 층은, 대략 0.1에서 대략 99.9의 원자 퍼센트의 Ge 성분을 가지며, 더 바람직하게는 대략 10에서 대략 35의 Ge 원자 퍼센트를 가진다. 이완된 SiGe 층(22)의 또 다른 특징은, 대략 1에서 99%의 측정 격자 이완화를 가지며, 더 바람직하게는 대략 50부터 대략 80%까지의 측정 격자 이완화를 가진다는 것이다.

상기에서 기술한 바와 같이, 표면 산화 층(22)은 본 발명의 이러한 점에서, 스트립(stripped)될 수도 있어서, 예로써, 도 1e 또는 2e에서 도시되는 SGOI 기판 재료를 제공할 수 있다(이 층은 이완된 SiGe 층을 형성하는데 사용되었으므로, 이기판 재료는 캡 층을 포함하지 않음).

도 4a 내지 4b는 도 1e 및 2e 각각의 SiGe 층 위에 Si 층(24)을 형성한 후에 얻어지는 구조를 보여주고 있다. Si 층(24)은 잘 알려진 종래의 에피텍셜 침착 공정을 사용하여 형성된다. 에피-Si 층(24)의 두께는 다양하지만, 일반적으로, 에피-Si 층은 대략 1에서 대략 100 nm 의 두께를 가지며, 더 바람직하게는 대략 1에서 대략 50 nm의 두께를 갖는다.

일정한 예에서, 부가적인 SiGe 또는 압축적으로 스트레인된 순수한 Ge가 위에서 언급한 공정 단계를 사용하여 이완된 SiGe 층(20) 위에 형성될 수 있고, 그 후에, 에피-Si 층(24)이 형성될 수도 있다. 층(20)은 에피-Si 층(24)에 비교됨으로써 큰 인-플레인(in-plane) 격자 파라미터를 갖기 때문에, 에피-Si 층(24)은 장력에 의해 스트레인될 것이다.

상기 언급된 바와 같이, 본 발명은 또한, 적어도 본 발명의 SGOI 기판 재료를 포함하는 격자 불일치 구조뿐만 아니라, 슈퍼격자 구조를 고려한다. 슈퍼격자 구조의 경우에 있어서, 그러한 구조는 적어도 본 발명의 실질적으로 이완된 SGOI 기판 재료를 포함할 것이며, Si 및 SiGe의 다른 층이 기판 재료의 실질적으로 이완된 SiGe 층 위에 형성될 것이다.

격자 불일치 구조의 경우에 있어서, GaAs, GaP 또는 다른 비슷한 혼합물은 신규한 SGOI 기판 재료의 실질적으로 이완된 SiGe 층 위에 형성될 것이다.

요약하면, 본 발명은 스트레인된 Si 어플리케이션을 위한 고성능의, 이완된 SGOI 기판을 형성하는 문제로의 독자적인 접근을 제공한다. 독자성은, 내부 산화에의해 결함이 있는 재료의 사용 전에, 스트레인-제거 결함에 대한 싱크로써 희생 층을 사용하는 조합에 놓여져 있다.

본 발명이 특히 양호한 실시예에 관하여 설명되고, 서술되었지만, 당업자들은 형태 및 그 세부 사항에 있어서의 앞서 말한 변화 및 다른 변화가 본 발명의 기술적 사상의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다. 그러므로, 본 발명은 기술되고 설명된 정확한 형태 및 세부사항으로 제한되지 않으며, 첨부된 청구범위에 모두 기술될 것이다.

매우 얇은 최상위 Si 층을 갖는 SOI는 압축적으로 스트레인된 SiGe 성장을 위한 템플릿으로써 사용된다. 충분한 온도에서 SiGe 층을 이완함에 있어서, 전위 운동의 특성에 의해, 스트레인-제거 결함은, 매립된 산화물이 반점성을 갖는 경우 얇은 Si 층으로 이동한다. 얇은 Si 층은 매립된 산화물/얇은 Si 계면의 산화에 의해 소모된다. 이것은 고온에서 내부 산화를 이용함으로써 달성된다. 이러한 방법으로, 원래의 얇은 Si 층의 역할은, 내부 산화를 이용하여 후에 소모될 수 있는 SiGe 합금의 이완 단계 동안 희생 결함 싱크로써 기능하게 된다.

Claims

SGOI(SiGe-On-Insulator) 기판 재료를 생산하는 방법에 있어서,

Ge 확산에 저항하는 방지층 위에 존재하는 희생 단결정 Si 층의 표면 위에 스트레인된 Ge-함유층을 형성하는 단계와;

(ⅰ)상기 희생 단결정 Si 층 및 Ge-함유층을 통해 Ge 원자들을 균질화하고, (ⅱ)상기 희생 단결정 Si 층 내부로 우세하게 삽입된 전위(dislocation)를 생성함으로써 상기 Ge-함유층을 이완하고, (ⅲ)내부 산화에 의해, 상기 희생 단결정 단일 층을 소모하여 실질적으로 이완된 단결정 SiGe 층을 형성하는 온도에서 상기 층들을 산화하는 단계를;

포함하는 SGOI(SiGe-On-Insulator) 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 방지층은 패턴화된 방지층인 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 방지층은 패턴화되지 않은 방지층인 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 방지층은 결정 또는 비결정 산화물, 또는 결정 또는 비결정 질화물을 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 방지층은 매립된 산화물 영역인 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 Ge-함유층은 SiGe 합금 또는 순수한 Ge인 것인 SGOI 기판 재료를 생산하는 방법.
제6항에 있어서, 상기 Ge-함유층은 99.9 원자 퍼센트까지의 Ge를 포함하는 SiGe 합금인 것인 SGOI 기판 재료를 생산하는 방법.
제7항에 있어서, 상기 SiGe 층은 대략 10에서 대략 35 원자 퍼센트의 Ge를 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 Ge-함유층은, 고속 열 화학 기상 침착(Rapid thermal chemical vapor deposition, RTCVD), 저압 화학 기상 침착(low-pressure chemical vapor deposition, LPCVD), 대기압 화학 기상 침착(atmospheric pressure chemical vapor deposition, APCVD), 초-고속 진공 화학 기상 침착(ultra-high vacuum chemical vapor deposition, UHVCVD), 분자 선 에피택시(molecular beam epitaxy(MBE) 또는 플라즈마 강화 화학 기상 침착(plasma-enhanced chemical vapor deposition, PECVD)로 구성된 그룹으로부터 선택된 에피성장 공정에 의해 형성되는것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 산화 단계 전에 상기 Ge-함유층 위에 Si 캡 층을 형성하는 단계를 더 포함하는 SGOI 기판 재료를 생산하는 방법.
제10항에 있어서, 상기 Si 캡 층은 에피-Si, a:Si, 단일 또는 다결정질 Si 또는 임의의 조합 및 그의 다층을 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 산화 단계 전에 주입을 수행하는 단계를 더 포함하고, 상기 주입 단계는, 상기 희생 단결정 Si 층과 상기 방지층 사이의 계면에 또는 그 계면 가까이에서 강화된 이완화를 가능케하는 결함을 형성할 수 있는 이온들을 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 산화 단계 전에 주입을 수행하는 단계를 더 포함하고, 상기 주입 단계는 상기 희생 단결정 Si 층을 비정질화할 수 있는 이온들을 더 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 표면 산화물 층 및 내부 열적 산화물은 상기 산화 단계 동안 형성되는 것인 SGOI 기판 재료를 생산하는 방법.
제14항에 있어서, 습식 화학적 에칭 공정을 이용하여, 상기 표면 산화물 층을 제거하는 단계를 더 포함하는 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 산화단계는 적어도 하나의 산소-함유 가스를 포함하는 산화 분위기에서 수행되는 것인 SGOI 기판 재료를 생산하는 방법.
제16항에 있어서, 상기 적어도 하나의 산소-함유 가스는 O₂, NO, N₂O, 오존, 대기 또는 그 혼합물을 포함하는 것인 SGOI 기판 재료를 생산하는 방법.
제16항에 있어서, 비활성 가스를 더 포함하고, 상기 비활성 가스는 상기 적어도 하나의 산소-함유 가스를 희석시키도록 채용되는 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 상기 온도는 대략 1200℃에서 대략 1350℃까지인 것인 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 추가적인 SiGe 층을 상기 실질적으로 이완된 SiGe 층 위에서 성장시키는 단계를 더 포함하는 SGOI 기판 재료를 생산하는 방법.
제20항에 있어서, 스트레인된 Si 층을 상기 추가적인 SiGe 층 위에 형성하는단계를 더 포함하는 SGOI 기판 재료를 생산하는 방법.
제1항에 있어서, 스트레인된 Si 층을 상기 실질적으로 이완된 SiGe 층 위에 형성하는 단계를 더 포함하는 SGOI 기판 재료를 생산하는 방법.
기판 재료에 있어서,

Si-함유 기판과;

상기 Si-함유 기판 위에 존재하는 Ge 확산에 저항하고, 열적 산화물로 구성된 상위 영역을 포함하는 절연 영역과;

상기 절연 영역 위에 존재하고, 대략 2000 nm 이하의 두께를 갖는, 실질적으로 이완된 SiGe 층을;

포함하는 기판 재료.
제23항에 있어서, 상기 절연 영역의 일부는 패턴화된 것인 기판 재료.
제23항에 있어서, 상기 절연 영역은 패턴화되지 않은 것인 기판 재료.
제23항에 있어서, 상기 절연 영역은 결정 또는 비결정 산화물, 또는 결정 또는 비결정 질화물을 더 포함하는 기판 재료.
Si-함유 기판과;

상기 Si-함유 기판 위에 존재하는 Ge 확산에 저항하고, 열적 산화물로 구성된 상위 영역을 포함하는 절연 영역과;

상기 절연 영역 위에 존재하고, 대략 2000 nm 이하의 두께를 갖는, 실질적으로 이완된 SiGe 층과;

상기 실질적으로 이완된 SiGe 층 위에 형성된 스트레인된 Si 층을;

포함하는 이종접합 구조체(heterostructure)
제27항에 있어서, 상기 절연 영역의 일부는 패턴화된 것인 이종접합 구조체.
제27항에 있어서, 상기 절연 영역은 패턴화되지 않은 것인 이종접합 구조체.
제27항에 있어서, 상기 절연 영역은 결정 또는 비결정 산화물, 또는 결정 또는 비-결정 질화물을 더 포함하는 것인 이종접합 구조체.
제27항에 있어서, 상기 스트레인된 Si 층은 에피-Si 층을 포함하는 것인 이종접합 구조체.
제27항에 있어서, 이완된 SiGe 및 스트레인된 Si의 교대층들(alternating layers)이 상기 스트레인된 Si 층 위에 위치되는 것인 이종접합 구조체.
제27항에 있어서, 상기 스트레인된 Si 층은 GaAs 및 GaP 로 구성된 그룹으로부터 선택된 격자 불일치 혼합물(lattice mismatched compound)과 교체되는 것인 이종접합 구조체.