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KR20040102414A - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR20040102414A
KR20040102414A KR1020030033784A KR20030033784A KR20040102414A KR 20040102414 A KR20040102414 A KR 20040102414A KR 1020030033784 A KR1020030033784 A KR 1020030033784A KR 20030033784 A KR20030033784 A KR 20030033784A KR 20040102414 A KR20040102414 A KR 20040102414A
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KR
South Korea
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metal pattern
bonding pads
semiconductor
semiconductor package
package
Prior art date
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KR1020030033784A
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송호욱
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주식회사 하이닉스반도체
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Publication date
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Abstract

본 발명은 패키지의 두께를 박형화할 수 있는 반도체 패키지에 관해 개시한 것으로서, 다수 개의 제 1본딩패드가 구비된 제 1반도체 칩과, 제 1반도체 칩과 동일 평면 상에서 인접하여 배열되며 제 1본딩패드와 동일 신호를 전달하는 각각의 제 2본딩패드가 구비된 제 2반도체 칩과, 제 1 및 제 2반도체 칩 위에 형성되며 다수 개의 제 1및 제 2본딩패드 중에서 동일 신호를 전달하는 제 1및 제 2본딩패드를 노출시키는 각각의 개구부를 가진 평탄화막과, 개구부를 덮어 동일 신호를 전달하는 제 1및 제 2본딩패드 끼리 연결시키는 각각의 금속 패턴을 포함한다.
따라서, 본 발명에서는 반도체 칩을 상하로 스택하는 방식을 채택하는 기존과 달리,동일 평면 상에서 이웃한 반도체 칩끼리 연결시켜 패키징함으로써, 박형의 패키지를 구현할 수 있다.

Description

반도체 패키지{semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로는 패키지의 두께를 박형화할 수 있는 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되고 있다. 예컨데, 소형화에 대한 요구는 칩 크기에 근접한 패키지에 대한 기술 개발을 가속화시키고 있으며, 실장 신뢰성에 대한 요구는 실장작업의 효율성 및 실장후의 기계적·전기적 신뢰성을 향상시킬 수 있는 패키징 기술에 대한 중요성을 부각시키고 있다.
또한, 전기·전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 모듈을 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 모듈을 제공하기 위한 방법으로서는 메모리 칩의 용량 증대, 다시말해, 메모리 칩의 고집적화를 들 수 있으며, 이러한 고집적화는 한정된 반도체 칩의 공간내에 보다 많은 수의 셀을 집적해 넣는 것에 의해 실현될 수 있다. 그러나, 이와 같은 메모리 칩의 고집적화는 정밀한 미세 선폭을 요구하는 등, 고난도의 기술과 많은 개발 시간을 필요로 한다. 따라서, 고용량의 반도체 모듈을 제공하기 위한 다른 방법으로서 스택(stack) 기술이 제안되었다. 상기 '스택'은 적어도 2개 이상의 반도체 칩 또는 반도체 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하면, 예를들어, 2개의 64M DRAM을 스택하여 128M DRAM으로 구성할 수 있고, 또, 2개의 128M DRAM을 스택하여 256M DRAM으로 구성할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론, 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점이 있기 때문에, 이러한 스택 패키지에 대한 연구 및 개발은 가속화되고 있는 실정이다.
도 1은 종래 기술에 따른 스택 패키지를 설명하기 위한 단면도이다.
종래 기술에 따른 스택 패키지는, 도 1에 도시된 바와 같이, 버텀 패키지(bottom package)(10a) 위에 탑 패키지(top package)(10b)를 수직으로 쌓아 올린 구조로서, 탑 패키지(10b)의 아웃리드(4a)와 버텀 패키지(10a)의 아웃리드(4b)가 전기적으로 상호 접속된 구조를 가진다.
상기 버텀 패키지(10a)는 본딩패드(2a)가 상부면에 배치된 제 1반도체칩(1a)에 리드 프레임의 이너 리드(3a)가 부착되고, 상기 이너 리드(3a)는 금속 와이어(5)를 통해 본딩 패드(2a)와 연결되며, 상기 구조 전체가 봉지제(6)로 몰딩되어 리드 프레임의 아우터 리드(4a)가 상기 봉지제(6)의 양측으로 돌출되어진 구조를 가진다. 상기 탑 패키지(10b)도 상기 버텀 패키지(10a) 구조와 동일하다. 이때, 탑 패키지(10b)에 있어서, 도면부호 1b는 반도체 칩을, 도면부호 2b는 본딩 패드를, 3b는 이너리드를, 4b는 아우터 리드를 각각 나타낸 것이다.
상기 구조를 가진 종래 기술에 따른 스택 패키지 제조는, 먼저 탑 패키지(10b)와 버텀 패키지(10a)를 각각 제조한 다음, 이들 패키지를 수직으로 쌓아 올리고, 탑 패키지(10b)의 아우터리드(4b)와 버텀 패키지(10a)의 아우터리드(4a)를 전기적으로 상호 연결시킨다.
이후, 도시되지 않았으나, 상기 상하적층된 스택 패키지를 인쇄회로기판(도시안됨) 상에 배치시킨 후, 리플로우를 행하여, 상기 스택 패키지를 실장시킨다.
한편, 상기와 같은 공정 대신에, 바텀 패키지를 솔더 페이스트의 개재하에 인쇄회로기판 상에 배치시킨 다음, 솔더 페이스트를 이용해서 바텀 패키지의 상부에 탑 패키지를 배치시키고, 그리고나서, 리플로우를 행하여 상기 바텀 패키지의 아우터 리드와 탑 패키지의 아우터리드 간을 전기적으로 연결시킴과 동시에 스택 패키지가 실장되도록 할 수도 있다.
그러나, 상술한 종래의 패키지에서는 상하로 스택하는 방식을 채택함으로써, 적층된 패키지 전체 두께가 두꺼워지게 되며, 이에 따라, 스택 가능한 패키지의 수및 용량 증대에 한계가 있는 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 반도체 패키지의 두께를 감소시킬 수 있는 반도체 패키지를 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 반도체 패키지를 설명하기 위한 공정단면도.
도 2는 본 발명에 따른 반도체 패키지의 평면도.
도 3은 도 2의 AB선의 절단면을 보인 단면도.
도 4는 본 발명에 따른 금속 패턴들의 교차 부분을 보인 도면.
도 5는 도 4의 CD선의 절단면을 보인 단면도.
도 6은 본 발명에 따른 반도체 패키지를 제조하기 위한 웨이퍼 평면도.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지는 다수 개의 제 1본딩패드가 구비된 제 1반도체 칩과, 제 1반도체 칩과 동일 평면 상에서 인접하여 배열되며 제 1본딩패드와 동일 신호를 전달하는 각각의 제 2본딩패드가 구비된 제 2반도체 칩과, 제 1 및 제 2반도체 칩 위에 형성되며 다수 개의 제 1및 제 2본딩패드 중에서 동일 신호를 전달하는 제 1및 제 2본딩패드를 노출시키는 각각의 개구부를 가진 평탄화막과, 개구부를 덮어 동일 신호를 전달하는 제 1및 제 2본딩패드 끼리 연결시키는 각각의 금속 패턴을 포함한 것을 특징으로 한다.
상기 평탄화막과 상기 금속 패턴 사이에 씨드메탈층이 개재된다. 또한, 상기 평탄화막과 상기 금속 패턴 사이에 스트레스 완화용 산화막이 개재되며, 스트레스 완화용 산화막의 재질로는 폴리이미드 계열을 이용한다.
상기 씨드메탈층은 Ti/NiV/Cu의 3중 적층막 구조를 가지며, 금속 패턴의 재질은 알루미늄, 구리 및 은 중 어느 하나를 이용한다.
상기 금속 패턴은 상기 제1 및 제 2반도체 칩 사이의 스크라이브라인영역을 통과하도록 형성된다.
본 발명에 따른 반도체 패키지는 다수개의 제 1본딩패드가 구비된 제 1반도체 칩과, 제 1반도체 칩과 동일 평면 상에서 인접하여 배열되며 제 1본딩패드와 동일 신호를 전달하는 각각의 제 2본딩패드가 구비된 제 2반도체 칩과, 제 1 및 제 2반도체 칩 위에 형성되며 다수 개의 제 1및 제 2본딩패드 중에서 동일 신호를 전달하는 제 1및 제 2본딩패드를 노출시키는 각각의 제 1개구부를 가진 제 1평탄화막과, 제 1개구부를 덮는 각각의 제 1금속 패턴과, 제 1평탄화막과 상기 제 1금속 패턴 사이에 개재된 제 1씨드메탈층과, 제 1금속 패턴을 포함한 제 1평탄화막 위에 형성되며 제 1금속 패턴의 연장된 일부분을 노출시키는 제 2개구부를 가진 제 2평탄화막과, 제 2개구부를 덮는 제 2금속 패턴과, 제 2평탄화막 상기 제 2금속 패턴 사이에 개재된 제 2씨드메탈층을 포함한 것을 특징으로 한다.
상기 제 2금속 패턴은 상기 제 1금속 패턴과 브릿지 형태로 교차하여 배열된다.
상기 제 1평탄화막과 상기 제 1금속 패턴 사이에 스트레스 완화용 산화막이 개재되며,스트레스 완화용 산화막의 재질로는 폴리이미드 계열을 이용한다.
또한, 상기 제 1 및 제 2씨드메탈층은 Ti/NiV/Cu의 3중 적층막 구조를 가지며, 상기 제 1 및 제 2금속 패턴의 재질은 알루미늄, 구리 및 은 중 어느 하나를 이용한다.
한편, 상기 제 1및 제 2금속 패턴은 상기 제1 및 제 2반도체 칩 사이의 스크라이브라인영역을 통과하도록 배열된다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 반도체 패키지는 제 1및 제 2반도체 칩을 동일 평면 상에서 서로 이웃하도록 배열시키고, 금속 패턴을 이용하여 동일한 신호를 전달하는 제 1및 제 2반도체 칩의 제 1및 제 2본딩패드들 끼리를 서로 연결시킨 구조를 가짐으로써, 상하 스택 방식인 기존의 것보다도 패키지 두께를 최소화할 수 있다.
도 2 및 도 3은 본 발명에 따른 반도체 패키지를 설명하기 위한 것으로서, 도 2는 몰딩 공정 이전 상태를 보인 반도체 패키지의 평면도이고, 도 3은 도 2의 AB선의 절단면을 보인 단면도이다.
도 4는 본 발명에 따른 금속 패턴(c1,c8) 들간의 교차 부분을 보인 도면이다. 또한, 도 5는 도 4의 CD선의 절단면을 보인 단면도이다.
본 발명에 따른 반도체 패키지는, 도 2 및 도 3에 도시된 바와 같이, 다수개의 제 1본딩패드(a1,a2,a3…a9)가 구비된 제 1반도체 칩(20)과, 각각의 제 1본딩패드(a1,a2,a3…a9)와 동일 신호를 전달하는 제 2본딩패드(b1,b2,b3…b9)가 다수개 구비된 제 2반도체 칩(30)이 동일 평면 상에 배열되어 있다.
이하에서는, 편의상 a1,a2,…a9 위치의 제 1본딩패드 중 a1 및 a8 위치의 제 1본딩패드와 b1,b2,…b9 위치의 제 2본딩패드 중 b1,b8 위치의 제 2본딩패드를 예로들어 설명하기로 한다.
상기 제 1및 제 2반도체 칩(20)(30) 전면에는 a1,a8 위치의 제 1본딩패드(a1,a8) 및 상기 각각의 a1,a8 위치의 제 1본딩패드(a1,a8)와 동일 신호를 전달하는 각각의 b1,b8위치의 제 2본딩패드(b1,b8)를 노출시키는 제 1개구부(42)를 가진 제 1평탄화막(40)이 형성된다.
그리고 제 1평탄화막(40) 위에는 상기 제 1 개구부(42)를 덮어 상기 제 1본딩패드(a1,a2)와 대응되는 각각의 제 2본딩패드(b1,b2)를 상호 연결시키는 제 1씨드메탈층(43) 및 제 1금속패턴(c1,c8)이 차례로 배열된다. 이때, 상기 제 1씨드메탈층(43)과 제 1금속 패턴(c1,c8) 사이에는, 물리적 충격을 완화시키고 접착력을 향상시키기 위해, 스트레스 완화용 산화막(41)을 개재시키며, 상기 스트레스 완화용 산화막(41)의 재질로는 폴리이미드 계열을 이용한다.
또한, 상기 제 1씨드메탈층(43)은 Ti/NiV/Cu의 3중 적층막 구조를 가지며, 제 1금속 패턴(c1,c8)의 재질은 알루미늄, 구리 및 은 중 어느 하나를 이용한다.
한편, 본 발명에서는 제 1및 제 2반도체 칩을 별도로 콘트롤하기 위한 시그널이 통하는 a7 및 b6 위치에 있는 각각의 제 1및 제 2본딩패드(즉, 칩 선택 본딩패드(chip select bonding pad)) 간은 전기적으로 연결되지 않게 하기 위해 제 1금속 패턴을 형성시키지 않는다.
제 1금속패턴(c1,c8) 구조 위에, 도 4 및 도 5에 도시된 바와 같이, 제 1금속 패턴(c1,c8)의 소정 부분을 노출시키는 제 2개구부(45)를 가진 제 2평탄화막(44)이 형성된다.
상기 제 2평탄화막(44) 위에는 제 2개구부(45)를 덮어 상기 제 1금속패턴(c1,c8)과 연결되는 제 2씨드메탈층(46) 및 제 2금속패턴(47)이 차례로 배열된다.
즉, 제 1금속 패턴(c1,c8)은 상호 교차되는 부분에 브릿지 형태의 제 2금속 패턴(47)이 형성됨으로써, 서로 연결된 구조를 가진다.
상기 제 2씨드메탈층(46)은 제 1씨드메탈층(43)과 마찬가지로, Ti/NiV/Cu의 3중 적층막 구조를 가지며, 상기 제 2금속 패턴(47)도 제 1금속패턴(c1,c8)과 마찬가지로 알루미늄, 구리 및 은 중 어느 하나를 이용한다.
한편, 상기 제 1및 제 2금속 패턴(c1,c8)(47)은 상기 제1 및 제 2반도체 칩 사이의 스크라이브라인영역(미도시)을 통과하도록 배열된다.
도 6은 본 발명에 따른 반도체 패키지를 제조하기 위한 웨이퍼 평면도이다.
상술한 바와 같이, 본 발명에서는 쏘잉된 상태의 반도체 칩을 2개 연결시키고 몰딩 공정을 진행하여 패키지를 제조할 수도 있지만, 도 6에 도시된 바와 같이, 웨이퍼 상태에서 서로 이웃한 2개의 반도체 칩을 금속 패턴에 의해 하나의 단위로 연결시킨 다음, 상기 연결된 한 단위씩 쏘잉 공정을 진행시키고 몰딩 공정을 진행하여 패키지를 제조할 수도 있다. 도 6에서, 화살표는 쏘잉 방향을 나타낸 것이다.
본 발명에서는 반도체 칩을 상하로 스택하는 방식을 채택하는 기존과 달리,동일 평면 상에서 이웃한 반도체 칩끼리 연결시켜 패키징함으로써, 박형의 패키지를 구현할 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (14)

  1. 다수 개의 제 1본딩패드가 구비된 제 1반도체 칩과,
    상기 제 1반도체 칩과 동일 평면 상에서 인접하여 배열되며, 상기 제 1본딩패드와 동일 신호를 전달하는 각각의 제 2본딩패드가 구비된 제 2반도체 칩과,
    상기 제 1 및 제 2반도체 칩 위에 형성되며, 상기 다수 개의 제 1및 제 2본딩패드 중에서 동일 신호를 전달하는 제 1및 제 2본딩패드를 노출시키는 각각의 개구부를 가진 평탄화막과,
    상기 개구부를 덮어 동일 신호를 전달하는 제 1및 제 2본딩패드 끼리 연결시키는 각각의 금속 패턴을 포함한 것을 특징으로 하는 반도체 패키지.
  2. 제 1항에 있어서, 상기 평탄화막과 상기 금속 패턴 사이에 씨드메탈층이 개재된 것을 특징으로 하는 반도체 패키지.
  3. 제 1항에 있어서, 상기 평탄화막과 상기 금속 패턴 사이에 스트레스 완화용 산화막이 개재된 것을 특징으로 하는 반도체 패키지.
  4. 제 3항에 있어서, 상기 스트레스 완화용 산화막의 재질로는 폴리이미드 계열을 이용하는 것을 특징으로 하는 반도체 패키지.
  5. 제 2항에 있어서, 상기 씨드메탈층은 Ti/NiV/Cu의 3중 적층막 구조를 가진 것을 특징으로 하는 반도체 패키지.
  6. 제 1항에 있어서, 상기 금속 패턴의 재질은 알루미늄, 구리 및 은 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  7. 제 1항에 있어서, 상기 금속 패턴은 상기 제1 및 제 2반도체 칩 사이의 스크라이브라인영역을 통과하여 동일 신호를 전달하는 제 1및 제 2본딩패드 간의 전기적 연결을 이룬 것을 특징으로 하는 는 것을 특징으로 하는 반도체 패키지.
  8. 다수개의 제 1본딩패드가 구비된 제 1반도체 칩과,
    상기 제 1반도체 칩과 동일 평면 상에서 인접하여 배열되며, 상기 제 1본딩패드와 동일 신호를 전달하는 각각의 제 2본딩패드가 구비된 제 2반도체 칩과,
    상기 제 1 및 제 2반도체 칩 위에 형성되며, 상기 다수 개의 제 1및 제 2본딩패드 중에서 동일 신호를 전달하는 제 1및 제 2본딩패드를 노출시키는 각각의 제 1개구부를 가진 제 1평탄화막과,
    상기 제 1개구부를 덮는 각각의 제 1금속 패턴과,
    상기 제 1평탄화막과 상기 제 1금속 패턴 사이에 개재된 제 1씨드메탈층과,
    상기 제 1금속 패턴을 포함한 제 1평탄화막 위에 형성되며, 상기 제 1금속 패턴의 연장된 일부분을 노출시키는 제 2개구부를 가진 제 2평탄화막과,
    상기 제 2개구부를 덮는 제 2금속 패턴과,
    상기 제 2평탄화막 상기 제 2금속 패턴 사이에 개재된 제 2씨드메탈층을 포함한 것을 특징으로 하는 반도체 패키지.
  9. 제 8항에 있어서, 상기 제 2금속 패턴은 상기 제 1금속 패턴과 브릿지 형태로 교차하여 배열되는 것을 특징으로 하는 반도체 패키지.
  10. 제 8항에 있어서, 상기 제 1평탄화막과 상기 제 1금속 패턴 사이에 스트레스 완화용 산화막이 개재된 것을 특징으로 하는 반도체 패키지.
  11. 제 10항에 있어서, 상기 스트레스 완화용 산화막의 재질로는 폴리이미드 계열을 이용하는 것을 특징으로 하는 반도체 패키지.
  12. 제 8항에 있어서, 상기 제 1 및 제 2씨드메탈층은 Ti/NiV/Cu의 3중 적층막 구조를 가진 것을 특징으로 하는 반도체 패키지.
  13. 제 8항에 있어서, 상기 제 1 및 제 2금속 패턴의 재질은 알루미늄, 구리 및 은 중 어느 하나인 것을 특징으로 하는 반도체 패키지.
  14. 제 8항에 있어서, 상기 제 1및 제 2금속 패턴은 상기 제1 및 제 2반도체 칩사이의 스크라이브라인영역을 통과하여 동일 신호를 전달하는 제 1및 제 2본딩패드 간의 전기적 연결을 이룬 것을 특징으로 하는 반도체 패키지.
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