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KR20040088054A - 역률 교정 회로 - Google Patents

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KR20040088054A
KR20040088054A KR10-2004-7012040A KR20047012040A KR20040088054A KR 20040088054 A KR20040088054 A KR 20040088054A KR 20047012040 A KR20047012040 A KR 20047012040A KR 20040088054 A KR20040088054 A KR 20040088054A
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control electrode
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transistor
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아르베트 슈토름
지크프리트 마이어
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파텐트-트로이한트-게젤샤프트 퓌어 엘렉트리쉐 글뤼람펜 엠베하
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Abstract

본 발명은 역률 교정용 회로에 관한 것이다. 상기 회로는 입력 전압(ug)을 인가할 수 있는 입력-상기 입력은 제 1 및 제 2 접속 단자를 포함함-; 제어 전극, 기준 전극 및 동작 전극을 갖는 제 1 스위칭 소자(Q1)-상기 제어 전극은 전류원에 접속되며 상기 기준 전극은 기준 전위에 접속됨-; 제 1 스위칭 소자(Q1)의 동작 전극과 입력의 제 1 접속 단자 사이에 접속되는 유도 저항(L1)을 포함한다. 또한 상기 회로 장치는 출력 전압(uz)을 제공하는 출력-상기 출력은 제 2 및 제 2 출력 단자를 포함함-; 제 1 스위칭 소자(Q1)의 동작 전극과 출력의 제 1 단자에 접속되는 제 1 다이오드(D1); 제어 전극, 기준 전극 및 동작 전극을 갖는 제 2 스위칭 소자(Q2)-상기 기준 전극은 기준 전위에 접속됨-; 제 2 스위칭 소자(Q2) 상의 제어 전극과 제 1 스위칭 소자(Q1)의 동작 전극 사이에 접속되는 제 1 커패시터(C1), 및 출력의 제 1 접속 단자와 제 2 스위칭 소자(Q2)의 제어 전극 사이에 접속된 제 1 옴 저항(R2)을 포함한다.

Description

역률 교정 회로{POWER FACTOR CORRECTION CIRCUIT}
역률 교정을 위한 종래 기술로부터 공지된 회로는 DE 199 23 238.5호에 개시되어 있다.
역률 교정을 위해 공지된 종래 기술로부터 또다른 회로 장치는, 역률 교정을 위해 업스트림 컨버터를 사용하지 않고 개별 부품을 사용하는 간헐적 동작시 고정 주파수에서 부스트 컨버터를 구동시키거나 또는 다운스트림 컨버터의 공명 회로에 있는 전하 펌프(charge pump)를 사용하는, 집적 회로를 갖는 부스트 컨버터의 구동을 목적으로 사용된다.
공명 회로의 전하 펌프에 의해 역률을 교정하는 공지된 종래 기술의 회로 장치가 갖는 문제점은, 특히 높은 레이팅(rating)을 갖는 전자식 밸러스트의 경우 로드 회로(load circuit)에서의 무효 전류(wattless current)가 높다는데 있다. 간헐적 동작시에 고정-주파수 구동을 이용하는 종래 기술로부터 공지된 장치가 갖는 문제점은 EN 55015에 따른 바람직하지 않은 노이즈 스펙트럼에 있다.
따라서, 본 발명의 목적은 이들 문제점을 갖지 않으며 또한 비용면에서 효율적인 역률 교정용 회로 장치를 제공하는 것이다.
본 발명은 역률 교정 회로(power factor correction circuit)에 관한 것이다.
역률 교정은 회로 장치의 입력 전류의 하모닉 성분 감소를 목적으로 사용된다. 이러한 회로 장치의 전력 소비에 따라, 상기 경우에 특정한 요구조건이 적용된다. 25W 이상의 전력 소비를 갖는 밸러스트에 대한 요구조건은 예를 들어, 스탠다드 EN 61000-3-2, 파트 A 14에 개시되어 있다.
도 1은 본 발명에 따른 회로 장치에 대한 제 1 실시예의 회로도;
도 2는 본 발명에 따른 회로 장치에 대한 제 2 실시예의 회로도;
도 3은 도 1 및 도 2의 다양한 신호의 시간 특성의 개략도;
도 4는 구현되는 실시예의 3개 신호에 대해 측정된 시간 특성을 나타내는 도면;
도 5는 도 4와 관련된 입력 전류(ie)의 시간 특성을 나타내는 도면; 및
도 6은 본 발명에 따른 회로 장치의 제 3 실시예의 회로도.
동일한 소자들 및 다양한 실시예에서 동일한 기능을 갖는 소자들은 이하 동일한 참조 번호를 부여한다.
상기 목적은 청구항 제 1 항의 특징부를 갖는 역률 교정용 회로 장치를 사용하는 본 발명에 따라 달성된다.
본 발명은 연속 동작시에 자기-발진 부스트 컨버터를 사용하는 설계에 의해 달성된다. 역률 교정은 동작 전이 모드(transition mode)에서 중심 스위칭 소자의 일정한 온 타임에 의해 달성된다. 일정한 온 타임 및 전이 모드에서의 동작을 위해 요구되는 인덕턴스에서 영점 교차(zero crossing) 전류의 식별이 최소 부품 사용으로 달성된다. 제 1 스위칭 소자의 작동(working) 전극과 제 2 스위칭 소자의 제어 전극 사이에 제 1 커패시터의 제공은 일정한 온 타임 및 제 1 스위칭 소자가 인덕턴스에서 전류의 영점 교차시 스위치 오프되게 한다. 동시에, 제 1 커패시터는 스위칭 위상에서 포지티브 피드백을 수행하여 경사진 스위칭 에지로 인한 스위칭 손실을 감소시킨다.
또한, 본 발명에 따른 방법은 연속 동작의 결과로서 입력 전압에 의한 주파수 변조를 야기시키며 업스트림 EMC 필터를 포함하는 부품 상에서의 요구조건을 최소화 시킨다는 장점이 있다. 본 발명에 따른 회로 장치가 램프를 동작시키기 위해, 특히 냉각-기동(cold-start) 전자식 밸러스트의 상호작용에 이용되는 경우, 본 발명에 따른 회로 장치에서 글로우(glow) 위상 동안 높은 램프 임피던스는 공지된 종래 기술의 펌프 회로의 경우에서는 있을 수 있는 간헐적 회로 전압의 심각한 증가를 야기시키지 않는다.
제 1 스위칭 소자의 제어 전극에 접속되는 전류원은 입/출력의 제 1 접속 단자에 접속된 제 2 비반응 레지스터에 의해, 또는 일련의 레지스터를 갖는 개별 저-전압원에 의해 바람직하게 구현된다.
예를 들어 제 1 제너 다이오드에 의해 구현되는 리미터 네트워크는 바람직하게 출력 전압을 제한하는데 사용될 수 있도록 제 1 비반응 레지스터 및/또는 제 2 스위칭 소자와 병렬로 접속될 수 있다. 이러한 방법(measure)은 본 발명에 따른 회로 장치의 경우에, 로드 쉐딩(load shedding) 동안, 예를 들어, 개시 위상 동안 또는 동작 동안 접속된 램프를 제거하는 경우 출력 전압이 로드에 반비례하게 상승한다는 사실을 고려한 것이다. 제 1 제너 다이오드 및 제 1 비반응 레지스터를 포함하는 병렬 회로는 상기 제 1 제너 다이오드의 제너 전압이 회로 장치의 출력 전압이 제어 전압을 초과할 수 없는 범위에 도달하는 경우 입력 전력에 의해 하향 제어되는 것을 방지한다. 이에 대한 대안으로서, 출력 전압은 제 2 스위칭 소자와 병렬인 리미터 네트워크를 사용할 수 있고 또는 발진은 출력 쓰레숄드 전압이 도달할 때 완전히 방지될 수 있다.
제 1 스위칭 소자는 nmos 트랜지스터를 포함하며/포함하거나 제 2 스위칭 소자는 npn 트랜지스터를 포함할 수 있다. 선택적으로, 제 1 스위칭 소자는 pmos 트랜지스터를 포함하며/포함하거나 제 2 스위칭 소자는 pnp 트랜지스터를 포함할 수 있다.
회로 장치는 인덕턴스를 지나는 전류의 영점 교차 동안, 제 1 스위칭 소자가 개방되도록 바람직하게 설계된다. 이러한 방법은 발진을 개시하기 위한 간단한 조건을 지시한다. 입력 전압이 인가될 때 인덕턴스 및 제 1 다이오드를 통해 로드 전류 속으로 흐르는 전하 전류의 영점 교차는 회로가 발진을 개시하게 한다.
제 3 비반응 레지스터는 제 2 스위칭 소자의 제어 전극과 입력의 제 1 접속 단자 사이에 바람직하게 접속된다. 이러한 추가적인 경로는 입력 전류의 하모닉 성분에 바람직하게 작용하는 입력 전압의 영점 교차 영역에 온 타임 길이를 증가시킨다.
제 2 다이오드 및 제 2 제너 다이오드를 포함하는 직렬 회로는 제 2 제너 다이오드가 제어 전극과 역방향에 있는 제 2 스위칭 소자의 기준 전극 사이의 전압을 제한하도록 제 2 스위칭 소자의 기준 전극과 제어 전극 사이에 바람직하게 접속된다. 제 2 다이오드는 전류가 제 2 제너 다이오드의 순방향으로 흐르는 것을 방지한다. 위험스럽게 제너 다이오드의 역방향 전압은 제 1 스위칭 소자의 온 타임 주기를 결정하여, 주어진 로드에서, 출력 전압 레벨을 결정한다. 두 개의 다이오드가 필요없다면, 역방향 전압은 제어 전극과 제 2 스위칭 소자의 기준 전극 사이의 접합부의 네거티브 항복 전압에 의해 결정된다.
또한, 제 1 스위칭 소자의 제어 전극과 제 2 스위칭 소자의 동작 전극은 제 3 제너 다이오드에 의해 기준 전위에 바람직하게 접속되며, 상기 제 3 제너 다이오드는 과전압에 대해 제 1 스위칭 소자의 제어 전극을 보호하는데 사용되도록 배열된다.
추가로, 바람직한 실시예는 종속항들에 개시된다.
첨부 도면을 참조로 이하 보다 상세한 설명이 개시된다.
도 1에 도시된 본 발명에 따른 회로 장치를 먼저 참조한다. 본 발명에 따른 회로 장치를 위해 가능한 응용에 있어 제한되지 않고, 램프용 전자식 밸러스트를 구동시키기 위한 장치의 예를 사용하여 이하 설명된다. 관련된 기본 신호 특성은 도 3에서 볼 수 있다.
전압원, 특히 시스템 전압원에 의해 본 발명에 따른 회로 장치(12)에 전압(ue)이 이용될 수 있다. 먼저, 4개의 다이오드(D11, D12, D13, D14)를 포함하는 정류기 네트워크(10)에 전류(ie)가 공급된다. 정류기 네트워크(10)의 출력에서 이용가능한 전압(ug)은 커패시터(Ce)에 의해 안정화되며 역률 교정을 위한 본 발명에 따라 회로 장치(12)에 공급된다.
커패시터(C1)는 시간(t0)에서 트랜지스터(Q2)의 네거티브 베이스/이미터 항복 전압으로 충전된다. 따라서 트랜지스터(Q2)는 오프 상태에 있고, 트랜지스터(Q1)는 풀-업 레지스터(R1)를 통해 온 상태에 있게 된다, 즉, 트랜지스터(Q1)의 드레인 단자에 대한 전압(u1)은 제로이다. 인덕턴스(L1)를 흐르는 전류(i1)는 시간(t0)에서 마찬가지로 제로와 같아진다. 로드(RL)에 대한 출력 전압(uZ)은, 예를 들어 충분히 큰 벌크 커패시터(CB)에 의해 일정해진다.
커패시터(C1)는 시간(T1=t1-t0) 동안 R2를 통해 재충전되며, T1은 다음과 같이 주어진다.
duc1/T1= 1/c1*(uZ/R2) (1)
시간 주기(T1) 동안, 인덕턴스(L1)에서 전류(i1)는 선형적으로 상승된다. 전류 램프의 경사도는 다음과 같이 주어진다.
i1,max/T1= 1/L1*ug(2)
여기서, ug는 본 발명에 따른 회로 장치의 입력 전압이다.
시간(t1)에서, 트랜지스터(Q2) 전압(ubase)은 순방향 전압에 도달하여 트랜지스터(Q2)는 스위치온 된다. 따라서, 트랜지스터(Q1)의 전압(ugate)은 제로가 되고, 예를 들어, 본 명세서에서는 MOSFET인 트랜지스터(T1)는 턴오프된다. 시간(t1)에서, 인덕턴스(L1)를 흐르는 전류(i1)는 먼저 커패시터(C1) 상에서 정류되어 상기 커패시터(C1)는 출력 전압(uz)으로 재충전된다. 다음, 전류(i1)는 정류기 다이오드(D1)상에서 정류되어 출력 회로에 공급된다. 시간(t2)에 이르기까지, 인덕턴스(L1) 내의 전류(i1)는 선형적으로 감소한다. 네거티브 전류 램프(ramp)의 경사도는 트랜지스터(T1)에 대한 온 타임은 무시하고
i1,max/T2= 1/L1*(ug-uZ) (3)
에 의해 계산될 수 있으며, 하기의 식이 적용된다 : T2= t2-t1. 시간(t2)에서, 다이오드(D1)에서의 영점 교차 전류가 도달하게 되며(도 3b 참조) 다이오드(D1)는 턴오프된다. 커패시터(C1)는 인덕턴스(L1)에 의해 방전되며 이러한 방식에서 트랜지스터(Q2)의 베이스는 공핍된다. 따라서 트랜지스터(Q2)는 오프되고, 트랜지스터(Q1)의 게이트에 대한 전압(ugate)은 풀-업 레지스터(R1)에 의해 풀업된다. 따라서 Q1은 턴온되고 드레인에 대한 전압(u1)은 제로가 된다. 커패시터(C1)는 트랜지스터(Q1)의 드레인/소스 접합부에 의해 트랜지스터(Q2)의 네거티브 베이스/이미터 항복 전압으로 방전된다. 이러한 포지티브 피드백은 트랜지스터(Q1)의 신속한 스위치 오프를 가능케 하여, 스위칭 손실을 최소화시킨다. 따라서 시간(t0)에서의 상태에 도달하여, 주기가 처음부터 시작된다.
본 발명에 따른 회로 장치는 시간(T1=t1-t0)에 대해 입력 전압(ug) 및 전압(ue)과 무관하게 일정하게 제공된다. 이는 i1,max가 입력 전압(ug)에 비례하는 식(2)로부터 알 수 있다. 또한, 전류(i1)의 rms 값은 입력 전류(ig)의 액티브 성분과 같다. 연속 동작시에, 인덕턴스(L1)에서 전류(i1)에 대한 피크 값은 이하의 식에 따른 입력 전류(ig)에 비례한다.
i1,max=(4)
시간(t2)에서 전류(i1)의 영점 교차시 트랜지스터(Q1)가 다시 개방되는 회로 원리는 연속 동작을 나타낸다. 역률 교정 조건은,
ue~ie(5) 이며,
식 (3)과 (4)로부터(여기서, ug=이고 ig=이다), 본 발명에 따른 회로 장치에 의해 부합된다.
발진을 개시하기 위해서, 일단 전압(ug)이 적용되면, 커패시터(C1)는 인덕턴스(L1) 및 다이오드(D1)에 의해 충전된다. 트랜지스터(Q2)의 베이스는 레지스터(R2)를 통해 구동되는 반면, 출력 전압(uz)은 축적되어, 결과적으로 트랜지스터(Q2)는 턴온된다. 트랜지스터(Q1)의 게이트에 대한 전압(ugate)은 제로가 되어 이 위상에서 트랜지스터(Q1)는 턴오프된다.
입력 전압에 대한 제 1 전압 피크값에 도달하면 일단 커패시터(C1)가 재충전되고, 인덕턴스(L1)를 흐르는 전류(i1)는 제로를 통과한다. 앞서 상기 설명된 바와 같이, 이는 커패시터(C1)가 재충전되고 도 3에 도시된 것처럼 주기를 개시하게 한다. 따라서 본 발명에 따른 회로 장치는 입력 전압이 인가되면 자동적으로 발진을 개시한다.
본 발명에 따른 회로 장치의 도 2에 도시된 실시예를 참조로, 본 발명에 따른 회로 기본원리의 추가적 개선이 이하 설명된다: 시간(T2)은 증가하는 출력 전압(uZ)에 반비례하게 감소된다. 따라서, 입력 전력은 출력 전압(uZ)이 증가함에 따라 풀백되어, 회로 장치에 장점을 제공한다. 저항성 로드의 경우에 출력 전압(uZ)을완전하게 조절하기 위해, 입력 전력은 출력 전압(uZ)의 제곱에 비례하게 풀백되는 것이 요구된다. 이는 출력 전압(uZ)이 로드 쉐딩 동안 예를 들어 램프의 개시 위상 동안 또는 동작 동안 램프가 제거될 때, 로드에 반비례하게 증가한다는 것을 의미한다. 이를 방지하기 위해, 제너 다이오드(D4)가 도입될 수 있다. 상기 제너 다이오드(D4)는 비반응 레지스터(R2)와 병렬이며 시간(T1)에 의해 출력 전압(uZ)을 제한하여 입력 전력은 제너 다이오드(D4)에 대한 제너 전압이 출력 전압(uZ)이 다이오드(D4)의 제너 전압을 초과할 수 없는 범위에 도달하면 하향 제어된다.
비반응 레지스터(R3)는 제 2 트랜지스터(Q2)의 제어 전극과 입력의 제 1 접속 단자 사이에 접속된다. 이러한 레지스터는 컨버터가 온 타임이 너무 짧으면 입력 전압의 영점 교차 영역에서 임의의 전력을 전달할 수 없기 때문에, 입력 전류의 하모닉 성분을 추가로 감소시키는데 사용된다.
본 발명에 따른 회로 장치의 연속적인 동작은 전류(i1)의 전류 진폭을 i1,max 로 제한하는데 사용된다. 이는 인덕턴스(L1)의 포화를 위한 성분과 관련한 요구조건을 감소시킨다.
본 발명에 따른 회로 장치에서 스위칭 주파수(f)는 f=1/(T1+T2)이다. 식(3)에 따라, T2는 입력 전압(ug)에 따라 좌우되며, 시스템 전압(ue)을 사용하는 동작동안 전도되고 방출된 노이즈 스펙트럼은 평탄하다. 가장낮은 주파수는 높은 입력 전압(ug)에서 도달한다. 높은 입력 전압에서 인덕턴스(L1)의 가장높은 전류(i1)는 단절될 것이 요구되기 때문에, 회로는 평가 곡선에서의 스텝 변화 아래로 상기 주파수가 50kHz이도록 크기가 정해질 수 있다.
식(1)에 따라, 비반응 레지스터(R2)와 함께 커패시터(C1)는 시간 상수(T1)를 결정한다. 그러나, 커패시터(C1)는 본 발명에 따른 회로 장치에서 추가적인 장점을 갖는다:
- 커패시터(C1)는 스위칭 위상에서의 포지티브 피드백에 의해 시간(t2)에서 트랜지스터(Q2)의 베이스를 신속하게 공핍시킬 수 있다.
- 반대로, 시간(t1)에서, 커패시터(C1)는 포지티브 피드백의 효과에 의해 마찬가지로 트랜지스터(Q2)의 스위칭 온 및 트랜지스터(Q1)의 "하드" 턴-오프를 보조한다. 치수에 따라, 트랜지스터(Q2)의 베이스/이미터 경로와 병렬인 두개의 다이오드(D2a, D2b)(도 2 참조)에 의해, 커패시터(C1)가 재충전되는 경우 과전류에 대해 트랜지스터(Q2)의 베이스를 보호하는 것이 요구된다. 제너 다이오드(D2b)는 트랜지스터(Q2)의 네거티브 베이스/이미터 전압을 제한한다. 따라서, 시간(T1)은 스캐터 성분 및 트랜지스터(Q2)의 항복 전압 특성과 무관하다.
- 커패시터(C1)는 인덕턴스(L1)에 대한 전압의 극성이 반대인 경우 에지 가파름(steepness)를 제한한다.
트랜지스터(Q2)는 바람직하게 제로 전압에서 트랜지스터(Q1)의 게이트를 "하드" 클램프시킨다. 이는 트랜지스터(Q1)의 게이트 커패시턴스를 신속하게 재충전하고 트랜지스터(Q1)를 신속하게 턴오프시키기 위해 요구된다. 또한, 트랜지스터(Q1)에서 스위칭 손실은 낮게 유지될 수 있다. 반대로, 트랜지스터(Q1)는 풀-업 레지스터(R1)에 의해 스위치 온된다. 이때에 인덕턴스(L1)에서의 전류(i1)는 제로로부터 먼조 축적이 개시되어야 하기 때문에, "완만하게(softly)" 이루어질 수 있다.
과전압에 대한 상기 회로에서 게이트를 보호하기 위해, 제너 다이오드(D3)(도 2 참조)는 게이트 단자와 트랜지스터(Q1)에 대한 기준 전위 사이에 접속될 수 있다.
본 발명의 장점중 하나는 풀-업 레지스터(R1)가 내부의 저전압 공급원에 접속된다는 것이다. 따라서, 제너 다이오드(D3)는 필요없게 된다. 또한, 이러한 방법은 레지스터(R1)에 대한 높은 전압의 요구조건을 없앨 수 있다.
도 4는 본 발명에 따른 회로 장치에 대한 실험적 설계를 사용하여 시간에 대한 트랜지스터(Q2)의 베이스에 대한 전압(ubase) 및 전류(i1)의 출력 전압(uz)의 시간특성을 나타낸다. 전압(uz및 ubase)에 대한 특성에서의 전압 피크는 이들이 선택적으로 삽입되는 다이오드(D2a, D2b)를 사용하여 유도되지 않는 한, 트랜지스터(Q2)에서의 손실을 야기시키며 커패시터(C1)의 재충전 전류를 야기시킨다.
도 5는 사인곡선 시스템 전압(ue)을 사용하여 구동될 때 입력 전류(ie)의 시간 특성을 나타낸 것이다. 시스템 전압(ue)의 영점 교차 영역에서, 인덕턴스(L1)에 대한 전압은 더이상 출력 전압(uz)에 도달하지 않는다. 따라서, 전력 이송은 매우 짧은 시간 주기 동안 상기 영역에서는 불가능하다. 이들 전류 왜곡은 요구조건에 따라 허용될 수 있는 하모닉 성분을 야기시킨다. 트랜지스터(Q2)의 베이스와 정류된 입력 전압 사이에 부가적으로 도입되는 제 3 레지스터(R3)는 이러한 효과를 상당히 보상하는데 사용될 수 있다.
도 6은 본 발명의 또다른 실시예를 도시한다. 도 2와는 달리, 제 2 커패시터(C2)는 제어 전극과 제 2 스위칭 소자(Q2)의 기준 전극 사이에 접속된다. 또한, 제 2 스위칭 소자(Q2)의 기준 전극은 제 4 레지스터(R4)를 통해 기준 전위에 접속된다. 제 2 커패시터(C2)는 제 1 커패시터(C1)의 다중 기능으로 인해 야기되는 한가지 문제점을 소거한다. 먼저, 제 1 커패시터(C1)의 값은 제 1 스위칭 소자(Q1)의 온 타임(T1)을 결정하며, 두번째로, 제 1 커패시터(C1)는 전체 회로 장치의 발진을유지하는 포지티브 피드백을 나타낸다. 실제로, 제 1 커패시터(C1)에 대해 수백 볼트의 전압에서의 변화가 이루어진다. 제 1 커패시터(C1)에 대해 원하는 값 뿐만 아니라, 원치않는 높은 충전 및 방전 전류는 부품의 높은 로드를 수반하게 된다. 본 발명에 따라서, 제 2 커패시터는 제 1 커패시터(C1)의 다중 기능을 없앤다. 제 2 커패시터(C2)에 대한 값은 제 1 스위칭 소자(Q1)의 온 타임(T1)을 결정하도록 선택된다. 제 1 커패시터(C1)에 대한 값은 포지티브 피드백 기능만이 유지되도록 작게 선택될 수 있다. 따라서 상기 언급된 충전 및 방전 전류가 감소된다. 제 4 레지스터(R4)에 대한 값은 제 1 커패시터(C1)의 포지티브 피드백 기능 및 제 1 스위칭 소자(Q1)의 온 타임(T1)에 영향을 미치는 추가적 방법을 나타낸다. 따라서 미세한 튜닝(tuning)이 가능하다. 그러나, 제 4 레지스터(R4)에 대한 값은 제로가 될 수 있다.
요약하면, 본 발명에 따른 회로 장치는 특히 이하의 장점을 산출한다:
- 원칙적으로, 트랜지스터(Q1)가 턴오프되는 경우 커패시터(C1)에 의한 포지티브 피드백에 의해 야기되는 트랜지스터의 공핍은 고전류의 저손실 스이칭을 가능케한다;
- 커패시터(C1) 또는 커패시터들(C1, C2)은 시간(T1)의 크기 설정을 위해 설정되며 동시에 시간은 트랜지스터(Q1)가 인덕턴스(L1) 전류(i1)의 영점 교차시 턴오프되게 한다;
- 커패시터(C1) 또는 커패시터들(C1, C2)은 시간(t1)에서 전류(i1)의 "소프트" 정류를 가능케 한다;
-로드내 변화의 결과로서 출력 전압(uz)에서의 변화는 부분적으로, 즉, 2차원적 대신에 선형적으로 출력 전압(uz) 상에서 시간(T1)에 따라 조절 된다.

Claims (11)

  1. 역률 교정용 회로 장치로서,
    입력 전압(ug)에 접속된 입력-상기 입력은 제 1 및 제 2 접속 단자를 포함함-;
    제어 전극, 기준 전극 및 동작 전극을 갖는 제 1 스위칭 소자(Q1)-상기 제어 전극은 전류원에 접속되며 상기 기준 전극은 기준 전위에 접속됨-;
    상기 제 1 스위칭 소자(Q1)의 동작 전극과 상기 입력의 제 1 접속 단자 사이에 접속된 인덕턴스(L1);
    출력 전압(uz)을 제공하는 출력-상기 출력은 제 1 및 제 2 출력 단자를 포함함-;
    상기 제 1 스위칭 소자(Q1)의 동작 전극과 상기 출력의 제 1 출력 단자 사이에 접속되는 제 1 다이오드(D1);
    제어 전극, 기준 전극 및 동작 전극을 갖는 제 2 스위칭 소자(Q2)-상기 기준 전극은 상기 기준 전위에 접속되며, 상기 동작 전극은 상기 제 1 스위칭 소자(Q1)의 제어 전극에 접속됨-;
    상기 제 2 스위칭 소자(Q2)의 제어 전극과 상기 제 1 스위칭 소자(Q1)의 동작 전극 사이에 접속된 제 1 커패시터(C1); 및
    상기 출력의 제 1 접속 단자와 상기 제 2 스위칭 소자(Q2)의 제어 전극 사이에 접속된 제 1 비반응 레지스터(R2)를 포함하는 것을 특징으로 하는 역률 교정용 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 스위칭 소자(Q1)에 접속되는 전류원은 상기 입력의 제 1 접속 단자에 접속되는 제 2 비반응 레지스터(R1)에 의해 구현되는 것을 특징으로 하는 역률 교정용 회로 장치.
  3. 제 1 항에 있어서,
    상기 제 1 스위칭 소자(Q1)의 제어 전극에 접속되는 전류원은 높은 임피던스를 갖는 개별 저전압원에 의해 구현되는 것을 특징으로 하는 역률 교정용 회로 장치.
  4. 제 1 항 내지 제 3 항중 어느 한 항에 있어서,
    상기 제 1 비반응 레지스터(R2)와 병렬로 접속되는 제 1 제너 다이오드(D4)는 출력 전압(uz)을 제한하는데 사용될 수 있는 것을 특징으로 하는 역률 교정용 회로 장치.
  5. 제 1 항 내지 제 4 항중 어느 한 항에 있어서,
    상기 제 1 스위칭 소자(Q1)는 nmos 트랜지스터를 포함하며/포함하거나 상기 제 2 스위칭 소자(Q2)는 npn 트랜지스터를 포함하는 것을 특징으로 하는 역률 교정용 회로 장치.
  6. 제 1 항 내지 제 5 항중 어느 한 항에 있어서,
    상기 제 1 스위칭 소자(Q1)는 pmos 트랜지스터를 포함하며/포함하거나 상기 제 2 스위칭 소자(Q2)는 pnp 트랜지스터를 포함하는 것을 특징으로 하는 역률 교정용 회로 장치.
  7. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 회로 장치는 상기 인덕턴스(L1)를 흐르는 전류(i1)의 영점 교차 동안에, 상기 제 1 스위칭 소자(Q1)가 개방되도록 설계되는 것을 특징으로 하는 역률 교정용 회로 장치.
  8. 제 1 항 내지 제 7 항중 어느 한 항에 있어서,
    상기 제 2 스위칭 소자(Q2)의 제어 전극과 상기 입력의 제 1 접속 단자 사이에 제 3 비반응 레지스터(R3)가 접속되는 것을 특징으로 하는 역률 교정용 회로 장치.
  9. 제 1 내지 제 8 항중 어느 한 항에 있어서,
    상기 제어 전극과 상기 제 2 스위칭 소자(Q2)의 기준 전극 사이에 제 2 다이오드(D2a)와 제 2 제너 다이오드(D2b)를 포함하는 직렬 회로가 접속되며, 상기 제 2 제너 다이오드(D2b)는 상기 제어 전극 및 역방향에 있는 상기 제 2 스위칭 소자(Q2)의 기준 전극간의 전압을 제한하며, 상기 제 2 다이오드(D2a)는 상기 제 2 제너 다이오드(D2b)에 의해 기준 전극을 기준으로 상기 제 2 스위칭 소자(Q2)의 제어 전극의 단락을 방지하는 것을 특징으로 하는 역률 교정용 회로 장치.
  10. 제 1 항 내지 제 9 항중 어느 한 항에 있어서,
    상기 제 1 스위칭 소자(Q1)의 제어 전극과 상기 제 2 스위칭 소자(Q2)의 동작 전극은 제 3 제너 다이오드(D3)에 의해 기준 전위에 접속되며, 상기 제 3 제너 다이오드(D3)는 과전압에 대해 상기 제 1 스위칭 소자(Q1)의 제어 전극을 보호하는데 사용될 수 있도록 배열되는 것을 특징으로 하는 역률 교정용 회로 장치.
  11. 제 1 항 내지 제 10 항중 어느 한 항에 있어서,
    상기 제 2 스위칭 소자(Q2)의 제어 전극과 상기 제 2 스위칭 소자(Q2)의 기준 전극 사이에 제 2 커패시터(C2)가 접속되며, 상기 제 2 커패시터(C2)에 대한 값은 상기 제 1 스위칭 소자(Q1)의 온 타임(T1)에 영향을 주는데 사용될 수 있도록 큰 것을 특징으로 하는 역률 교정용 회로 장치.
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