KR20040070692A - Method of manufacturing semiconductor devices using protection's device for electrostatic discharge - Google Patents
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Abstract
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 정전기 방전 보호소자로 사용될 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device to be used as an electrostatic discharge protection device.
정전기 방전(EDS: electro- static discharge) 현상은 전자 제품들의 제조 과정이나 사용 과정에서 발생되는 정전기가 반도체 장치를 통해 순간적으로 방전되어 반도체 장치의 내부소자를 파괴함으로써 여러 가지 문제점을 야기한다. 그 결과, 입출력 핀의 누설전류가 증가하거나 반도체 장치의 대기시 전류가 증가하며, 심한 경우에는 반도체 장치의 기능이 완전하게 상실된다.The electrostatic discharge (EDS) phenomenon causes various problems by causing static electricity generated during the manufacturing or use of electronic products to be instantaneously discharged through the semiconductor device to destroy the internal elements of the semiconductor device. As a result, the leakage current of the input / output pins increases or the standby current of the semiconductor device increases, and in severe cases, the function of the semiconductor device is completely lost.
따라서, 정전기 방전 펄스로부터 반도체 장치의 내부소자를 보호하기 위한 적절한 정전기 방전 방어 대책이 필요하게 되었다.Accordingly, there is a need for appropriate electrostatic discharge defense measures to protect internal elements of semiconductor devices from electrostatic discharge pulses.
현재 반도체장치의 내부에 제공된 정전기 방전 방어 대책은 리드 프레임(Lead frame)의 리드와 와이어 본딩되는 패드 주위에서 이루어지고 있는데, 구체적으로 정전기 방전의 보호를 위하여 모스 트랜지스터를 이용하는 구조와, 다이오드를 이용하는 구조와, 모스 트랜지스터와 다이오드를 병행해서 이용하는 구조와 SCR(Silicon Controlled rectifier)등을 사용하고 있다.Currently, the electrostatic discharge protection measures provided inside the semiconductor device are made around pads wire-bonded with leads of lead frames. Specifically, structures using MOS transistors and diodes are used to protect electrostatic discharges. A structure using a MOS transistor and a diode in parallel, and a silicon controlled rectifier (SCR) are used.
그러나, 정전기 방전 보호를 위해 사용되는 구조 즉, 모스 트랜지스터, 다이오드 및 SCR 등의 각각 또는 조합의 사용으로 인해 반도체 소자의 축소된 칩 사이즈가 증가되도록 하는 데 영향을 주는 문제점이 있다.However, there is a problem in that the reduced chip size of the semiconductor device is increased due to the use of each or a combination of structures used for electrostatic discharge protection, that is, MOS transistors, diodes and SCRs.
상술한 문제점을 해결하기 위한 본 발명의 목적은 축소된 칩 사이즈에 주는 영향을 감소시킬 수 있도록 하는 정전기 방전 보호소자로 사용될 반도체 소자의 제조방법에 관한 것이다.SUMMARY OF THE INVENTION An object of the present invention for solving the above problems is a method for manufacturing a semiconductor device to be used as an electrostatic discharge protection device to reduce the effect on the reduced chip size.
도 1은 본 발명에 따른 바람직한 일 실시 예인 정전기 방전 보호 소자로 사용될 반도체 소자를 도시한 단면도이고,1 is a cross-sectional view showing a semiconductor device to be used as an electrostatic discharge protection device according to an embodiment of the present invention,
도 2 내지 도 5는 본 발명에 따른 바람직한 일 실시예인 정전기 방전 보호소자로 사용될 반도체소자의 제조방법을 도시한 공정순서도이다.2 to 5 are process flowcharts illustrating a method of manufacturing a semiconductor device to be used as an electrostatic discharge protection device according to an embodiment of the present invention.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 내에 매몰 불순물 층을 형성하고, 상기 결과물 상에 에피택셜층을 형성하는 단계와; 상기 에피택셜층 내에 상기 매몰 불순물 층과 접하는 깊은 제1 도전형 영역을 형성하고, 상기 에피택셜층 내의 소정영역에 제1의 제2 도전형 바디영역 및 제2의 제2 도전형 바디 영역을 각각 형성하는 단계와; 상기 제1의 제2 도전형 바디 영역 내부에 제1 도전형 소스 영역 및 상기 깊은 제1 도전형 영역 상부에 제1 도전형 영역을 형성하고, 상기 제1의 제2 도전형 바디 영역의 제1 도전성 소스영역과 인접한 지점에 제2 도전형 플러그를 형성하는 단계;를 포함하는 것이다.The idea of the present invention for achieving the above object is to form a buried impurity layer in the semiconductor substrate, and forming an epitaxial layer on the resultant; Forming a deep first conductivity type region in the epitaxial layer in contact with the buried impurity layer, and forming a first second conductivity type body region and a second second conductivity type body region in a predetermined region in the epitaxial layer, respectively. Forming; Forming a first conductive type source region inside the first second conductive type body region and a first conductive type region on the deep first conductive type region, and forming a first conductive type region on the first conductive type body region And forming a second conductive plug at a point adjacent to the conductive source region.
상기 제1 도전형 영역을 베이스 영역, 상기 제2의 제2 도전형 바디 영역을 에미터 영역 및 상기 제2 도전형 플러그를 콜렉터 영역으로 구비한 제1 바이폴라 트랜지스터를 형성하고, 상기 제1 도전형 영역을 콜렉터 영역, 상기 제1 도전형 소스 영역을 에미터 영역 및 상기 제2 도전형 플러그를 베이스 영역으로 구비한 제2 바이폴라 트랜지스터를 형성하여 두 개의 바이폴라 트랜지스터로 이루어진 정전기 방전 보호소자인 SCR(Silicon Controlled rectifier)을 형성하는 것이 바람직하다. 또한, 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형인 것이 바람직하고, 제1 바이폴라 트랜지스터가 PNP 바이폴라 트랜지스터인 경우 제2 바이폴라 트랜지스터가 NPN 바이폴라 트랜지스터인 것이 바람직하다.Forming a first bipolar transistor having the first conductive region as a base region, the second second conductive body region as an emitter region, and the second conductive plug as a collector region; SCR (Silicon), an electrostatic discharge protection device composed of two bipolar transistors, is formed by forming a second bipolar transistor having a collector region, a first conductive source region, an emitter region, and a second conductive plug as a base region. It is preferable to form a controlled rectifier. In the case where the first conductivity type is N type, the second conductivity type is preferably P type, and when the first bipolar transistor is a PNP bipolar transistor, it is preferable that the second bipolar transistor is an NPN bipolar transistor.
본 발명은 정전기 방전보호 소자로, 칩 사이즈의 규모가 작은 VDMOS(Vertical diffusion MOS)소자의 형성방법을 변형시켜 PNP 바이폴라 트랜지스터 및 NPN 바이폴라 트랜지스터로 구성된 SCR(Silicon Controlled rectifier)을 형성함으로써 축소된 칩 사이즈에 주는 영향을 감소시킬 수 있게 되는 정전기 방전보호 소자로 사용될 반도체소자의 제조방법을 제공함에 있다.The present invention is an electrostatic discharge protection device, which is reduced in chip size by modifying a method of forming a vertical diffusion MOS (VDMOS) device having a small chip size to form a silicon controlled rectifier (SCR) composed of a PNP bipolar transistor and an NPN bipolar transistor. It is to provide a method of manufacturing a semiconductor device to be used as an electrostatic discharge protection device that can reduce the effect on the.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 일 실시 예에 대해 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명에 따른 바람직한 일 실시 예인 정전기 방전 보호 소자로 사용될 반도체 소자를 도시한 단면도이고, 도 2 내지 도 5는 본 발명에 따른 바람직한 일 실시 예인 정전기 방전 보호소자로 사용될 반도체 소자의 제조방법을 도시한 공정 순서도이고, 이를 참조하여 설명하면 다음과 같다.1 is a cross-sectional view illustrating a semiconductor device to be used as an electrostatic discharge protection device according to an exemplary embodiment of the present invention, and FIGS. 2 to 5 are methods of manufacturing a semiconductor device to be used as an electrostatic discharge protection device according to an embodiment of the present invention. This is a process flowchart showing, and it will be described with reference to this.
우선, 도 1에 도시된 바와 같이, SCR을 형성할 PNP 바이폴라 트랜지스터와 NPN 바이폴라 트랜지스터가 형성된다. 즉, VDMOS의 제조방법을 변형하여 형성된, N형 영역(36b)을 베이스 영역, 제2 P형 바디영역(34b)을 에미터 영역 및 P형 플러그(38)를 콜렉터 영역으로 구비한 PNP 바이폴라 트랜지스터를 형성하고, N형 영역(36b)을 콜렉터 영역, N+ 소스 영역(36a)을 에미터 영역 및 P형 플러그(38)를 베이스 영역으로 구비한 NPN 바이폴라 트랜지스터를 형성함으로써, 두 개의 바이폴라 트랜지스터가 구비된 SCR을 정전기 방전 보호 소자로 사용한다.First, as shown in Fig. 1, a PNP bipolar transistor and an NPN bipolar transistor to form an SCR are formed. That is, a PNP bipolar transistor formed by modifying a VDMOS manufacturing method, having an N-type region 36b as a base region, a second P-type body region 34b as an emitter region, and a P-type plug 38 as a collector region. Two bipolar transistors are formed by forming an NPN bipolar transistor having an N-type region 36b as a collector region, an N + source region 36a as an emitter region, and a P-type plug 38 as a base region. Used SCR as an electrostatic discharge protection device.
이어, 정전기 방전 보호소자로 사용될 SCR을 형성할 PNP 바이폴라 트랜지스터와 NPN 바이폴라 트랜지스터를 형성하는 공정을 설명하면 다음과 같다.Next, a process of forming a PNP bipolar transistor and an NPN bipolar transistor to form an SCR to be used as an electrostatic discharge protection device will be described.
우선, 제1 단계로서, 도 2에 도시된 공정결과는 아래에 진행되는 공정단계들에 의해 형성된다. 우선, P형 반도체 기판(10) 상에 N형 이온을 고농도로 부분적으로 주입한 후 확산하여 N형 매몰 불순물층(20)을 형성하고, 상기 결과물 상에 N형 에피택셜층(30)을 형성하는 공정이 진행된다.First, as a first step, the process result shown in FIG. 2 is formed by the process steps proceeding below. First, an N-type ion is partially implanted at a high concentration on the P-type semiconductor substrate 10 and then diffused to form an N-type buried impurity layer 20, and an N-type epitaxial layer 30 is formed on the resultant. The process is performed.
제2 단계로서, 도 3에 도시된 공정결과는 아래에 진행되는 공정단계들에 의해 형성된다. 상기 에피택셜층(30)상부에 패턴(미도시)을 형성한 후 이를 마스크로 N형 이온을 주입한 후 확산하여 상기 형성된 N형 매몰 불순물층(20)과 접하는 깊은 N형 영역(32)을 형성하는 공정이 진행된다. 이 깊은 N형 영역(32)은 이후 형성될 N형 영역(도 3의 36b)과 접촉하여 SCR을 구성할 NPN 바이폴라 트랜지스터의 콜렉터영역 및 PNP 바이폴라 트랜지스터의 베이스영역을 정의한다. 이어, 상기 결과물 상에 패턴(미도시)을 각각 형성한 후 이를 마스크로 저농도 P형 이온을 주입한 후 확산하여 제1 및 제2 P형 바디영역(34a, 34b)을 각각 형성하는 공정이 진행된다. 이 제1 및 제2 P형 바디영역(34a, 34b)은 서로 인접한 지점에 위치하고, 제1 P형 바디영역(34a)은 제2 P형 바디영역(34b)보다 깊게 형성되도록, 제2 P형 바디영역(34b)의 형성시 주입되는 이온보다 더 많은 양의 이온을 주입하여 더 넓고 깊게 확산하여 형성된다. 이 제2 P형 바디영역(34b)은 SCR을 형성할 PNP 바이폴라 트랜지스터의 에미터영역으로 정의한다.As a second step, the process result shown in Fig. 3 is formed by the process steps proceeding below. After the pattern (not shown) is formed on the epitaxial layer 30, N-type ions are implanted into the mask, and then diffused to form a deep N-type region 32 in contact with the formed N-type buried impurity layer 20. The forming process proceeds. This deep N-type region 32 defines the collector region of the NPN bipolar transistor and the base region of the PNP bipolar transistor, which will come into contact with the N-type region (36b in FIG. 3) to be formed later, to form the SCR. Subsequently, a process of forming patterns (not shown) on the resultant and then injecting low concentration P-type ions into the mask and diffusing them to form first and second P-type body regions 34a and 34b, respectively, is performed. do. The first and second P-type body regions 34a and 34b are positioned adjacent to each other, and the first P-type body region 34a is formed deeper than the second P-type body region 34b. When the body region 34b is formed, a larger amount of ions are implanted than the ions implanted to form a wider and deeper diffusion. The second P-type body region 34b is defined as an emitter region of a PNP bipolar transistor to form an SCR.
다음으로, 상기 결과물 상에 상기 제1 P형 바디영역(34a)의 소정영역 및 상기 깊은 N형 영역(32)이 노출되도록 패턴(미도시)을 형성하고, 이를 마스크로 고농도의 N형 이온을 주입한 후 확산하여, 제1 P형 바디영역(34a) 내부에 N+ 소스영역(36a) 및 상기 깊은 N형 영역(32) 상부에 N형 영역(36b)을 형성하는 공정이 진행된다. 이 N형 영역(36b)은 하부의 깊은 N형 영역(32)과 접하여 SCR을 구성할 NPN 바이폴라 트랜지스터의 콜렉터영역 및 PNP 바이폴라 트랜지스터의 베이스영역을 정의한다. 이어, 상기 제1 P 형 바디영역(34a)의 N+ 소스영역(36a)과 인접한지점이 노출되도록 패턴을 형성하고, 이를 마스크로 고농도의 P형 이온을 주입한 후 확산하여, P형 플러그(38)를 형성하는 공정이 진행된다. 이 P형 플러그(38)는 SCR을 구성할 NPN 바이폴라 트랜지스터의 베이스영역 및 PNP 바이폴라 트랜지스터의 콜렉터영역을 정의한다.Next, a pattern (not shown) is formed on the resultant to expose a predetermined region of the first P-type body region 34a and the deep N-type region 32, and a high concentration of N-type ions is formed using the mask. After implanting and diffusing, a process of forming an N + source region 36a in the first P-type body region 34a and an N-type region 36b on the deep N-type region 32 is performed. This N-type region 36b defines a collector region of the NPN bipolar transistor and a base region of the PNP bipolar transistor, which will be in contact with the lower deep N-type region 32 to form an SCR. Subsequently, a pattern is formed such that a point adjacent to the N + source region 36a of the first P-type body region 34a is exposed, a high concentration of P-type ions are implanted with a mask, and then diffused to form a P-type plug 38 ) To proceed. This P-type plug 38 defines the base region of the NPN bipolar transistor and the collector region of the PNP bipolar transistor that will form the SCR.
제3 단계로서, 도 4에 도시된 공정결과는 아래에 진행되는 공정단계들에 의해 형성된다. 상기 결과물 전면에 게이트 산화막(42)을 형성하고, 상기 게이트 산화막(42) 상부의 소자분리막을 형성할 영역에 패턴을 형성한 후 이를 마스크로 식각공정 및 산화공정을 수행하여 소자분리막(40)을 형성하는 공정이 진행된다.As a third step, the process result shown in Fig. 4 is formed by the process steps proceeding below. A gate oxide layer 42 is formed on the entire surface of the resultant, a pattern is formed in a region in which the device isolation layer is to be formed on the gate oxide layer 42, and an etching process and an oxidation process are performed using the mask to form the device isolation layer 40. The forming process proceeds.
제4 단계로서, 도 5에 도시된 공정결과는 아래에 진행되는 공정단계들에 의해 형성된다. 상기 결과물 전면에 도전층을 형성한 후 사진식각공정을 수행하여 게이트전극(44)들을 형성하는 공정이 진행된다. 이때, 형성된 게이트 전극(44)들은 상기 소자 분리막(40)의 상부 및 제1 P형 바디영역(34a)과 오버랩되는 영역에 형성하고, 제2 P형 바디영역(34b) 및 제1 P형 바디영역(34a)과 오버랩되는 영역에 형성하며, 소자분리막(40)의 상부 및 제2 P형 바디영역(34b)과 오버랩되는 영역에 형성한다. 이어, 상기 결과물 상부에 도전층을 형성한 후 사진식각공정을 수행하면, 상기 제1 P형 바디영역(34a)에 제1 전극(46), 제2 P형 바디영역(34b)에 제2 전극(48) 및 N형 영역(36b)에 제3 전극(50)을 형성하는 공정이 진행됨으로써 본 공정을 완료한다. 따라서, 상기와 같이 형성된 NPN 바이폴라 트랜지스터 및 PNP 바이폴라 트랜지스터로 인해 SCR(Silicon Controlled rectifier)을 형성하여, 정전기 방전 보호 소자로 사용한다.As a fourth step, the process result shown in Fig. 5 is formed by the process steps proceeding below. After forming a conductive layer on the entire surface of the resultant, a process of forming gate electrodes 44 by performing a photolithography process is performed. In this case, the formed gate electrodes 44 are formed in an area overlapping the upper portion of the device isolation layer 40 and the first P-type body region 34a, and the second P-type body region 34b and the first P-type body. It is formed in the region overlapping with the region 34a, and is formed in the region overlapping the upper portion of the device isolation layer 40 and the second P-type body region 34b. Subsequently, after the conductive layer is formed on the resultant product, a photolithography process is performed to form a first electrode 46 on the first P-type body region 34a and a second electrode on the second P-type body region 34b. The process of forming the third electrode 50 in the 48 and the N-type region 36b proceeds to complete this process. Therefore, the silicon controlled rectifier (SCR) is formed by the NPN bipolar transistor and the PNP bipolar transistor formed as described above, and used as an electrostatic discharge protection device.
따라서, 본 발명은 정전기 방전보호 소자로, 칩사이즈의 규모가 작은VDMOS(Vertical diffusion MOS)소자의 형성방법을 변형시켜 PNP 바이폴라 트랜지스터 및 NPN 바이폴라 트랜지스터로 구성된 SCR(Silicon Controlled rectifier)을 형성함으로써 축소된 칩사이즈에 끼치는 영향을 감소시킬 수 있다.Accordingly, the present invention is reduced by forming a SCR (Silicon Controlled rectifier) composed of a PNP bipolar transistor and an NPN bipolar transistor by modifying a method of forming a vertical diffusion MOS (VDMOS) device having a small chip size as an electrostatic discharge protection device. The effect on chip size can be reduced.
이상에서 살펴본 바와 같이 본 발명은 칩사이즈의 규모가 작은 VDMOS(Vertical diffusion MOS)소자의 형성방법을 변형시켜 PNP 바이폴라 트랜지스터 및 NPN 바이폴라 트랜지스터로 구성된 SCR(Silicon Controlled rectifier)을 형성함으로써 축소된 칩사이즈에 끼치는 영향을 감소시킬 수 있는 효과가 있다.As described above, the present invention is modified to form a vertical diffusion MOS (VDMOS) device having a small chip size, thereby forming an SCR (Silicon Controlled rectifier) composed of a PNP bipolar transistor and an NPN bipolar transistor. This has the effect of reducing the impact.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
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| KR100852576B1 (en) * | 2006-04-24 | 2008-08-18 | 산요덴키가부시키가이샤 | Semiconductor device and method for manufacturing the same |
| US7417282B2 (en) | 2004-12-15 | 2008-08-26 | Samsung Electronics, Co., Ltd. | Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode |
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2003
- 2003-02-04 KR KR1020030006872A patent/KR20040070692A/en not_active Application Discontinuation
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