KR20040059436A - Manufacture method of ferro-electric random access memory - Google Patents
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Abstract
본 발명은 고밀도 텅스텐 플러그 등을 이용하는 스텍 셀 타입의 강유전체 메모리 제조방법에 관한 것으로 특히, 절연층상에 하부 전극층을 성막하는 공정과, 성막된 상태 그대로인 상기 하부 전극층 상부에 강유전체 박막을 성막하는 공정과, 강유전체 박막 및 하부 전극층을 동시에 상기 절연층이 노출될 수 있도록 패터닝하는 공정과, 상기 강유전체 박막이 노출되는 형태의 절연막을 형성하는 공정, 및 상기 공정에 따라 노출된 강유전체 박막을 포함하는 절연막의 상부에 상부 전극층을 성막하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리 소자의 제조 방법을 제공하여 하부전극(bottom electrode)의 면적을 줄일 수 있는 공정을 사용하면서도 저장노드(Storage node) 접속 저항을 안정적으로 확보할 수 있도록 한다.The present invention relates to a method of manufacturing a stack cell type ferroelectric memory using a high density tungsten plug, and the like, in particular, forming a lower electrode layer on an insulating layer, and forming a ferroelectric thin film on an upper portion of the lower electrode layer in a deposited state. Patterning the ferroelectric thin film and the lower electrode layer to expose the insulating layer at the same time; forming an insulating film in which the ferroelectric thin film is exposed; and an upper portion of the insulating film including the ferroelectric thin film exposed according to the process. It provides a method of manufacturing a ferroelectric memory device comprising the step of forming a top electrode layer to secure a storage node connection resistance while using a process to reduce the area of the bottom electrode (bottom electrode) Do it.
Description
본 발명은 4메가 이상의 고집적 스텍 셀(stack dell)타입의 강유전체 메모리(ferro-electric random access memory: 이하 FeRAM라 칭함) 소자에 관한 것으로 특히, 캐패시터 하부전극과 박막을 연속적으로 증착하고 충분히 강유전체 박막이 결정화 될 수 있는 온도에서 열처리한 다음 하부전극을 강유전제 박막과 함께 패터닝하는 일련의 과정을 통해 하부전극(bottom electrode)의 면적을 줄일 수 있는 공정을 사용하면서도 저장노드(Storage node) 접속 저항을 안정적으로 확보할 수 있도록 하기 위한 강유전체 메모리 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a ferro-electric random access memory (FeRAM) device of more than 4 mega stack dell type. In particular, the capacitor lower electrode and the thin film are successively deposited and a sufficiently ferroelectric thin film After the heat treatment at the temperature that can be crystallized, the lower electrode is patterned together with the ferroelectric thin film to reduce the storage area connection resistance while using a process that reduces the area of the bottom electrode. The present invention relates to a method of manufacturing a ferroelectric memory device for ensuring.
일반적으로, FeRAM은 DRAM(dynamic random access memory)의 정보저장 기능, SRAM(static random access memory)의 빠른 정보처리 속도, 플래쉬 메모리(flash memory)의 정보 보존 기능을 결합한 비휘발성 반도체 메모리소자로서 종래의 플래쉬 메모리나 EEPROM(electrically erasable programmable read only memory)보다 동작 전압이 낮고 정보 처리 속도가 1000배 이상 빠른 미래형 반도체 메모리 소자이다.In general, FeRAM is a nonvolatile semiconductor memory device that combines the information storage function of the dynamic random access memory (DRAM), the fast information processing speed of the static random access memory (SRAM), and the information retention function of the flash memory. It is a future semiconductor memory device with lower operating voltage and 1000 times faster information processing than flash memory or electrically erasable programmable read only memory (EEPROM).
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM 소자의 캐패시터 제조 공정을 순차적으로 도시한 공정 단면도이다.1A to 1C are cross-sectional views sequentially illustrating a capacitor manufacturing process of a FeRAM device according to the prior art.
첨부한 도 1a는 통상의 메모리 소자 제작방법과 같이 기판(30)에 소자분리를 위한 산화막(31)과 워드라인(33)을 형성한 후 제 1층간 절연층(37a)을 증착하고 평탄화시킨다.1A shows an oxide film 31 and a word line 33 for device isolation on a substrate 30 as in a conventional memory device fabrication method, the first interlayer insulating layer 37a is deposited and planarized.
이후, 평탄화되어진 제 1층간 절연층(37a)의 상부에 제 1비트라인(32)을 형성하고 그 상부에 다시 제 2층간 절연층(37b)을 증착하고 평탄화시킨다.Thereafter, the first bit line 32 is formed on the planarized first interlayer insulating layer 37a, and the second interlayer insulating layer 37b is further deposited and planarized on the first bit line 32.
상술한 공정을 종료한 이후에 스토리지 노드 접속단을 형성한 이후 배리어 메탈(Ti/TiN)(35)을 증착하여 스토리지 노드 접속단 W-plug 공정을 완료한다After completing the above process, the storage node connection end is formed, and then the barrier metal (Ti / TiN) 35 is deposited to complete the storage node connection end W-plug process.
이후, 첨부한 도 1b에 도시되어 있는 바와 같이, Ir/IrO2/Pt 등으로 구성되는 금속을 증착한 후 마스크와 에칭 공정을 통해 패턴닝하여 상기 스토리지 노드 접속단 상부 부분에 캐패시터 하부전극(38)을 형성하고 제 3층간 절연층(37c)을 증착하고 평탄화시킨다.Subsequently, as shown in FIG. 1B, a metal including Ir / IrO 2 / Pt is deposited and then patterned through a mask and an etching process to form a capacitor lower electrode 38 on the upper portion of the storage node connection end. And the third interlayer insulating layer 37c is deposited and planarized.
이후 첨부한 도 1c에 도시되어 있는 바와 같이 참조번호 40으로 지칭되는 강유전체를 상부에 코팅처리하게 되며, 이때 사용되는 강유전체 물질로는 Pb(Zr,Ti)O3(PZT라 함) 또는 SrBi2Ta2O9(SBT라 함) 또는 (Bi, La)4Ti3O12(BLT라 함) 등이 사용된다.Thereafter, as shown in FIG. 1C, a ferroelectric material, which is referred to by reference numeral 40, is coated on the upper surface, and the ferroelectric material used is Pb (Zr, Ti) O 3 (called PZT) or SrBi 2 Ta. 2 O 9 (called SBT) or (Bi, La) 4 Ti 3 O 12 (called BLT) and the like are used.
상기와 같이 강유전체(40)층이 형성되어지면 백금(Pt) 재질의 금속막으로 이루어진 상부전극(41)을 증착한 후 제 4층간 절연층(42)을 증착하고 평탄화시킨다.When the ferroelectric 40 layer is formed as described above, after depositing the upper electrode 41 made of a metal film of platinum (Pt), the fourth interlayer insulating layer 42 is deposited and planarized.
이와 같은 공정속에서 하부전극(38)이 미리 패터닝되어 있음으로 인해 후속 공정인 강유전체 형성에 따른 공정시 산화환경에서의 열 처리에 의해 산소가 하부의 스토리지 노드 플러그 접속단 측으로 확산되는 것을 막아줄 수 있는 이리듐(Iridium(Ir))이 웨이퍼 상에 불연속적으로 존재하여 산소의 침투를 효과적으로 억제하지 못하여, 고밀도 강유전체 메모리로 갈수록 하부전극의 면적이 감소함에 따라 스토리지 노드 플러그 접속단 저항이 높아져 강유전체의 특성을 확보하기 위해 필요한 산소분위기에서의 열처리 온도에 제한을 받게 되는 문제점이 발생되었다.Since the lower electrode 38 is pre-patterned in this process, it is possible to prevent oxygen from being diffused to the storage node plug connection side under the heat treatment in the oxidizing environment during the process of forming the ferroelectric, which is a subsequent process. Iridium (Ir) is discontinuous on the wafer and does not effectively inhibit oxygen penetration, and as the area of the lower electrode decreases toward the high-density ferroelectric memory, the storage node plug connection resistance increases, resulting in ferroelectric characteristics. There was a problem that the heat treatment temperature in the oxygen atmosphere necessary to ensure the limit is limited.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은, 4메가 이상의 고집적 스텍 셀(stack dell)타입의 강유전체 메모리(ferro-electric random access memory: 이하 FeRAM라 칭함) 소자에서 캐패시터 하부전극과 박막을 연속적으로 증착하고 충분히 강유전체 박막이 결정화 될 수 있는 온도에서 열처리한 다음 하부전극을 강유전제 박막과 함께 패터닝하는 일련의 과정을 통해 하부전극(bottom electrode)의 면적을 줄일 수 있는 공정을 사용하면서도 저장노드(Storage node) 접속 저항을 안정적으로 확보할 수 있도록 하기 위한 강유전체 메모리 소자의 제조 방법을 제공하는 데 있다.Summary of the Invention An object of the present invention for solving the above problems is to continuously form a capacitor lower electrode and a thin film in a ferro-electric random access memory (Ferram) device of 4 mega or more stacked dell type. Depositing, heat-treating at a temperature where the ferroelectric thin film can be crystallized, and then patterning the lower electrode together with the ferroelectric thin film, thereby reducing the area of the bottom electrode. A storage node) provides a method of manufacturing a ferroelectric memory device for stably securing a connection resistance.
도 1a 내지 도 1c는 종래 기술에 따른 FeRAM 소자의 캐패시터 제조 공정도,1a to 1c is a capacitor manufacturing process diagram of a FeRAM device according to the prior art,
도 2a 내지 도 2e는 본 발명에 따른 FeRAM 소자의 캐패시터 제조 공정도이다.2A to 2E are diagrams illustrating a capacitor manufacturing process of the FeRAM device according to the present invention.
* 도면의 주요 부분에 대한 간단한 설명* Brief description of the main parts of the drawing
30 : 기판 31 : 산화막30 substrate 31 oxide film
33 : 워드라인 37a, 37b, 53, 55 층간 절연층33: wordlines 37a, 37b, 53, 55 interlayer insulation layer
32 : 비트라인 35 : 배리어 메탈32: bit line 35: barrier metal
50 : 산소확산 억제용 전극재료 51 : 하부전극50 electrode material for inhibiting oxygen diffusion 51 lower electrode
52 : 강유전체 54 : 상부전극52 ferroelectric 54 upper electrode
상기의 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리 소자의 제조 방법의 특징은, 절연층상에 하부 전극층을 성막하는 공정과; 성막된 상태 그대로인 상기 하부 전극층 상부에 강유전체 박막을 성막하는 공정과; 강유전체 박막 및 하부 전극층을 동시에 상기 절연층이 노출될 수 있도록 패터닝하는 공정과; 상기 강유전체 박막이 노출되는 형태의 절연막을 형성하는 공정; 및 상기 공정에 따라 노출된 강유전체 박막을 포함하는 절연막의 상부에 상부 전극층을 성막하는 공정을 포함하는 데 있다.A feature of the method of manufacturing a ferroelectric memory device according to the present invention for achieving the above object comprises the steps of forming a lower electrode layer on an insulating layer; Forming a ferroelectric thin film on the lower electrode layer in the deposited state; Patterning the ferroelectric thin film and the lower electrode layer to expose the insulating layer at the same time; Forming an insulating film in which the ferroelectric thin film is exposed; And forming an upper electrode layer on the insulating film including the ferroelectric thin film exposed by the above process.
상기의 목적을 달성하기 위한 본 발명에 따른 강유전체 메모리 소자의 제조 방법의 부가적인 특징은, 강유전체 박막 및 하부 전극층을 패턴닝하는 공정 이전에 산화 환경속에서 열처리를 수행하는 공정을 더 포함하는 데 있다.An additional feature of the manufacturing method of the ferroelectric memory device according to the present invention for achieving the above object is that the method further comprises a step of performing a heat treatment in an oxidizing environment before the step of patterning the ferroelectric thin film and the lower electrode layer. .
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시 예로부터 더욱 명확하게 될 것이다.The above object and various advantages of the present invention will become more apparent from the preferred embodiments of the present invention described below with reference to the accompanying drawings by those skilled in the art.
이하, 첨부한 도면을 참조하여 본 발명에 따른 강유전체 메모리 소자의 제조 방법을 설명하고자 한다.Hereinafter, a method of manufacturing a ferroelectric memory device according to the present invention will be described with reference to the accompanying drawings.
첨부한 도 2a 내지 도 2e는 본 발명에 따른 FeRAM 소자의 캐패시터 제조 공정도로서, 첨부한 도 2a는 통상의 메모리 소자 제작방법과 같이 기판(30)에 소자분리를 위한 산화막(31)과 워드라인(33)을 형성한 후 제 1층간 절연층(37a)을 증착하고 평탄화시킨다.2A to 2E are diagrams illustrating a process for manufacturing a capacitor of a FeRAM device according to the present invention. FIG. 2A is an oxide film 31 and a word line for separating an element on a substrate 30 as in a conventional memory device manufacturing method. 33), the first interlayer insulating layer 37a is deposited and planarized.
이후, 평탄화되어진 제 1층간 절연층(37a)의 상부에 제 1비트라인(32)을 형성하고 그 상부에 다시 제 2층간 절연층(37b)을 증착하고 평탄화시킨다.Thereafter, the first bit line 32 is formed on the planarized first interlayer insulating layer 37a, and the second interlayer insulating layer 37b is further deposited and planarized on the first bit line 32.
상술한 공정을 종료한 이후에 스토리지 노드 접속단을 형성한 이후 배리어 메탈(Ti/TiN)(35)을 증착하여 스토리지 노드 접속단 W-plug 공정을 완료한다After completing the above process, the storage node connection end is formed, and then the barrier metal (Ti / TiN) 35 is deposited to complete the storage node connection end W-plug process.
첨부한 도 2a의 과정은 종래의 1a에 도시되어 있는 과정과 동일함에 따라 참조번호도 동일하게 부여하였다.In the accompanying FIG. 2A, the same reference numerals are used as the processes illustrated in FIG. 1A.
이후, 첨부한 도 2b에 도시되어 있는 바와 같이, 산소의 확산을 효과적으로차단시킬 수 있는 Ir, IrO2, Ru, RuO2등의 산소확산 억제용 전극재료(50)와 하부전극(51) 및 PZT, SBT, BLT 등의 재질로 이루어진 강유전체(52)가 순차적으로 증착형성되며, 박막 증착 및 산소 분위기에서의 충분한 결정화 열처리되어진다.Thereafter, as shown in FIG. 2B, an electrode diffusion material for inhibiting oxygen diffusion, such as Ir, IrO 2 , Ru, RuO 2 , lower electrode 51, and PZT, which can effectively block oxygen diffusion. , SBT, BLT, ferroelectric 52 made of a material is sequentially formed, thin film deposition and sufficient crystallization heat treatment in an oxygen atmosphere.
열처리 완료되어진 결과물은 첨부한 도 2c에 도시되어 있는 바와 같이 강유전체 박막(52)을 포함하는 하부전극(50, 51)이 패턴닝되어 상기 스토리지 노드 접속단 상부 부분에 잔존하게 된다.As a result of the heat treatment, as shown in FIG. 2C, lower electrodes 50 and 51 including the ferroelectric thin film 52 are patterned and remain on the upper portion of the storage node connection end.
이후, 첨부한 도 2d에 도시되어 있는 바와 같이 제3 층간 절연층(53)을 상기 강유전체 박막(52)이 노출되는 타입으로 증착하고 평탄화시킨다.Thereafter, as shown in FIG. 2D, a third interlayer insulating layer 53 is deposited and planarized to a type in which the ferroelectric thin film 52 is exposed.
상기 제3 층간 절연층(53)이 형성완료 되어지면 그 상부에 Ir, IrO2, Ru, RuO2, Pt 등의 물질로 구성되는 상부전극(54)를 증착하고 이를 패턴닝한 후 제4 층간 절연층(55)을 증착하고 평탄화시킨다(첨부한 도 2e 참조).When the third interlayer insulating layer 53 is formed, an upper electrode 54 made of a material such as Ir, IrO 2 , Ru, RuO 2 , Pt, etc. is deposited on the upper part of the third interlayer insulating layer 53, and then patterned. Insulating layer 55 is deposited and planarized (see attached FIG. 2E).
이때, 산화분위기에는 산소 또는 오존 등을 이용하며, 열처리 온도는 400℃로 설정한다.At this time, oxygen or ozone is used for the oxidation atmosphere, and the heat treatment temperature is set to 400 ° C.
이상의 설명에서 본 발명은 특정의 실시 예와 관련하여 도시 및 설명하였지만, 특허청구범위에 의해 나타난 발명의 사상 및 영역으로부터 벗어나지 않는 한도 내에서 다양한 개조 및 변화가 가능하다는 것을 당 업계에서 통상의 지식을 가진 자라면 누구나 쉽게 알 수 있을 것이다.While the invention has been shown and described in connection with specific embodiments thereof, it is well known in the art that various modifications and changes can be made without departing from the spirit and scope of the invention as indicated by the claims. Anyone who owns it can easily find out.
이상 설명한 바와 같이 본 발명에 따른 강유전체 메모리의 캐패시터를 제조 방법을 적용하는 경우 스토리지 노드(storage node)의 접속(contact) 저항을 안정적으로 확보 하면서도 하부전극의 스페이싱(spacing)을 작게 할 수 있는 공정을 적용시킬 수 있어 셀 면적을 효과적으로 줄일 수 있다. 따라서 제조 단가를 감소 시켜 제품 경쟁력을 높일 수 있다.As described above, when the capacitor of the ferroelectric memory according to the present invention is applied, a process for reducing the spacing of the lower electrode while stably securing the contact resistance of the storage node is provided. It can be applied to reduce the cell area effectively. Therefore, the manufacturing cost can be reduced to increase product competitiveness.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20021230 |
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| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |