KR20040055868A - Method of manufacturing semiconductor device Using salicide process - Google Patents
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Abstract
Description
본 발명은 실리사이드공정이 사용되는 반도체소자의 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device in which a silicide process is used.
반도체 소자가 고집적화됨에 따라, 빠른 동작속도를 요구하는 소자가 계속적으로 개발되고 있다. 특히, 에스램(SRAM) 또는 논리소자(Logic device) 등의 빠른 동작속도를 요구하는 소자를 제조하는 공정에서는 게이트 전극와 소스/드레인 영역의 면저항(sheet resistance)과 콘택저항을 감소시키기 위하여, 실리사이드공정이 널리 사용되고 있다. 실리사이드공정은 저항이 낮은 코발트 실리사이드(CoSi2)와 같은 실리사이드 물질을 게이트 전극과 소스/드레인 영역에만 선택적으로 형성하는 방법이다.As semiconductor devices are highly integrated, devices that require fast operating speeds are continuously developed. In particular, in the process of manufacturing a device that requires a fast operating speed, such as SRAM (SRAM) or logic device (silicon), in order to reduce the sheet resistance and contact resistance of the gate electrode and the source / drain region, the silicide process This is widely used. The silicide process is a method of selectively forming silicide materials such as low-resistance cobalt silicide (CoSi 2 ) only in the gate electrode and the source / drain regions.
도 1 내지 도 3은 종래 기술에 따라 실리사이드 공정이 사용되는 반도체소자의 제조방법을 순차적으로 도시한 공정순서도이다.1 to 3 are process flowcharts sequentially illustrating a method of manufacturing a semiconductor device in which a silicide process is used according to the prior art.
우선, 도 1을 참조하여 설명하면, 반도체 기판(10) 상에 스페이서(16)를 구비한 게이트 전극(14)이 형성되고, 이 게이트 전극(14)과 오버랩 되는 영역에 드레인 영역(D) 및 소스 영역(S)이 형성된다.First, referring to FIG. 1, a gate electrode 14 having a spacer 16 is formed on a semiconductor substrate 10, and a drain region D and a region overlapping the gate electrode 14 are formed. Source region S is formed.
도 2를 참조하여 설명하면, 상기 결과물이 형성된 반도체 기판(10) 전면에 코발트막이 형성되고, 이어, 열처리공정이 수행되면, 도전성을 가진 드레인/소스영역(D/S) 및 상기 게이트 전극(14) 상부에만 코발트 실리사이드막(18)이 형성된다. 이후, 상기 코발트 실리사이드막(18)을 형성한 영역이 제외된 영역의 코발트막은 식각 등의 공정이 수행되어 제거된다.Referring to FIG. 2, when a cobalt film is formed on the entire surface of the semiconductor substrate 10 on which the resultant is formed, and then a heat treatment process is performed, a conductive drain / source region D / S and the gate electrode 14 are formed. The cobalt silicide film 18 is formed only on the upper side of the substrate). Thereafter, the cobalt film in the region excluding the region where the cobalt silicide layer 18 is formed is removed by performing an etching process.
도 3을 참조하여 설명하면, 상기 결과물 전면에 층간절연막(20)이 형성되고, 이 층간절연막(20)에 사진식각공정이 수행되면, 상기 층간절연막(20)을 관통하여 하부에 형성된 상기 드레인 영역(D) 및 게이트 전극(G)이 각각 노출되는 드레인 영역 콘택홀 및 게이트 전극 콘택홀을 형성하고, 이 콘택홀들에 도전물이 형성되면, 게이트 전극 콘택(GC) 및 드레인 영역 콘택(DC)을 형성하고, 본 공정을 완료한다.Referring to FIG. 3, when the interlayer insulating film 20 is formed on the entire surface of the resultant, and a photolithography process is performed on the interlayer insulating film 20, the drain region formed through the interlayer insulating film 20 and formed at a lower portion thereof. When the drain region contact hole and the gate electrode contact hole are formed to expose the gate electrode G and the gate electrode G, and the conductive material is formed in the contact holes, the gate electrode contact GC and the drain region contact DC are formed. And form this process.
그런데, 상기한 종래의 방법에 따르면, 상기 스페이서(16) 상에, 습식식각시 완전히 제거되지 않은 코발트막, 게이트전극(14)과 소스/드레인 영역(S, D)에서 과잉성장된 후 확산되어 온 코발트 실리사이드(CoSi2), 상기 스페이서(16)가 코발트 또는 코발트 실리사이드와 반응하여 생성된 코발트 실리사이드 산화막(CoSiOX)등, 도전성 잔류물이 잔존한다.However, according to the conventional method described above, the spacer 16 is overgrown in the cobalt film, the gate electrode 14 and the source / drain regions S and D, which are not completely removed during wet etching, and then diffused. Conductive residues such as on cobalt silicide (CoSi2) and the cobalt silicide oxide film (CoSiOX) generated by the spacer 16 reacting with cobalt or cobalt silicide remain.
이 스페이서에 잔존한 상기 코발트막, 코발트 실리사이드막 등의 도전성 잔류물로 인해, 게이트 전극(14)과 소스/드레인 영역(S, D) 단락이 유발되는 문제점이 있다.Due to conductive residues such as the cobalt film and the cobalt silicide film remaining in the spacer, there is a problem that a short circuit occurs between the gate electrode 14 and the source / drain regions S and D.
또한, 소오스/드레인 영역의 표면에 형성된 실리사이드층은 소스/드레인영역의 접합 깊이를 감소시키는 데, 이는 접합 누설전류의 증가를 가져오는 문제점을 있다.In addition, the silicide layer formed on the surface of the source / drain regions reduces the junction depth of the source / drain regions, which causes a problem of increasing the junction leakage current.
상기의 문제점들로 인해 반도체소자의 성능을 저하시키는 문제점이 있다.Due to the above problems, there is a problem of lowering the performance of the semiconductor device.
상술한 문제점을 해결하기 위한 본 발명의 목적은 상기 실리사이드 공정으로 인해 발생된 도전성 잔류물의 형성을 방지하여 게이트 전극 및 소스/ 드레인 영역의 단락을 방지할 수 있도록 하는 실리사이드 공정을 사용하는 반도체소자의 제조방법을 제공함에 있다.An object of the present invention for solving the above problems is to manufacture a semiconductor device using a silicide process to prevent the formation of conductive residues caused by the silicide process to prevent the short circuit of the gate electrode and the source / drain region In providing a method.
또한 상술한 문제점을 해결하기 위한 본 발명의 목적은 실리사이드막이 소스/드레인 영역 접합깊이의 감소로 인해 발생되는 접합누설전류를 개선시킬 수 있도록 하는 실리사이드 공정을 사용하는 반도체소자의 제조방법을 제공함에 있다.In addition, an object of the present invention to solve the above problems is to provide a method for manufacturing a semiconductor device using a silicide process to allow the silicide film to improve the junction leakage current caused by the reduction of the source / drain region junction depth. .
도 1 내지 도 3은 종래 기술에 따른 실리사이드공정이 사용되는 반도체소자의 제조방법을 도시한 공정순서도이고,1 to 3 are process flowcharts illustrating a method of manufacturing a semiconductor device in which a silicide process according to the prior art is used;
도 4 내지 도 9는 본 발명에 따른 실리사이드공정이 사용되는 반도체소자의 제조방법을 도시한 공정순서도이다.4 to 9 are process flowcharts illustrating a method of manufacturing a semiconductor device using the silicide process according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
30: 반도체 기판 32: 소자 분리막30: semiconductor substrate 32: device isolation film
34: 게이트 전극 36: 스페이서34: gate electrode 36: spacer
38: 드레인 영역 40: 소스 영역38: drain region 40: source region
42: 텅스텐 실리사이드막 44: 층간절연막42: tungsten silicide film 44: interlayer insulating film
46: 코발트막 46a: 코발트 실리사이드막46: cobalt film 46a: cobalt silicide film
GCH: 게이트 콘택홀 GC: 게이트 콘택GCH: Gate Contact Hole GC: Gate Contact
DCH: 드레인 콘택홀 DC: 드레인 콘택DCH: drain contact hole DC: drain contact
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판에 게이트 전극 및 소스영역 및 드레인영역을 형성하고, 상기 게이트 전극 상부에 제1 고융점 금속막을 형성하여 열처리공정을 수행함으로써 제1 고융점 금속 실리사이드막을 형성하는 단계; 상기 결과물 전면에 층간절연막을 형성하고, 상기 층간절연막을 관통하여 상기 소스 영역 또는 드레인 영역을 노출하는 콘택홀을 형성하는 단계; 상기 노출된 소스 영역 또는 드레인 영역의 콘택홀 내부 바닥면에만 제2 고융점 금속막을 형성하여 열처리공정을 수행함으로써 제2 고융점 금속 실리사이드막을 형성하는 단계; 상기 결과물이 형성된 층간절연막을 관통하여 상기 게이트 전극을 노출하는 콘택홀을 형성하는 단계; 및 상기 소스 영역 또는 드레인영역을 노출하는 콘택홀 및게이트 전극을 노출하는 콘택홀에 도전물을 매립하여 소스 콘택 또는 드레인 콘택 및 게이트 콘택을 형성하는 단계로 이루어진다. 상기 제1 고융점 금속막은 텅스텐막으로 형성하는 것이 바람직하고, 상기 제2 고융점 금속막은 코발트막으로 형성하는 것이 바람직하다.The idea of the present invention for achieving the above object is to form a gate electrode, a source region and a drain region on a semiconductor substrate, and to form a first high melting point metal film on the gate electrode to perform a heat treatment process to form a first high melting point metal. Forming a silicide film; Forming an interlayer insulating film on the entire surface of the resultant, and forming a contact hole through the interlayer insulating film to expose the source region or the drain region; Forming a second high melting point metal silicide layer by performing a heat treatment process by forming a second high melting point metal layer only on a bottom surface of the contact hole in the exposed source or drain region; Forming a contact hole through the resultant interlayer insulating film to expose the gate electrode; And forming a source contact or a drain contact and a gate contact by filling a conductive material in the contact hole exposing the source region or the drain region and the contact hole exposing the gate electrode. The first high melting point metal film is preferably formed of a tungsten film, and the second high melting point metal film is preferably formed of a cobalt film.
상술한 목적을 달성하기 위한 본 발명의 또 다른 사상은 반도체 기판에 형성된 소스 영역 또는 드레인영역에 실리사이드막을 형성하는 방법에 있어서: 상기 소스 영역 또는 드레인 영역을 노출하는 소스 콘택홀 또는 드레인 콘택홀 내부의 바닥면에만 고융점 실리사이드막을 형성하는 단계를 구비하는 것이다. 또한 소스 영역 또는 드레인영역의 콘택이 형성되는 지점에만 고융점 실리사이드를 형성하고자 함이 바람직하다.Another idea of the present invention for achieving the above object is a method of forming a silicide film in a source region or a drain region formed on a semiconductor substrate: a source contact hole or a drain contact hole inside the source or drain region to expose And forming a high melting point silicide film only on the bottom surface. In addition, it is desirable to form the high melting point silicide only at the point where the contact of the source region or the drain region is formed.
본 발명은 드레인 영역(또는 소스 영역)과 접촉하는 콘택홀 내부 바닥면에만 고융점 실리사이드막을 형성하여 소스 영역 또는 드레인영역의 콘택이 형성되는 지점에만 고융점 실리사이드를 형성하여, 실리사이드막 형성시 발생되는 문제점이 해결되는 실리사이드공정이 사용되는 반도체소자의 제조방법을 제공함에 있다.The present invention forms a high melting point silicide film only on a bottom surface of a contact hole in contact with a drain region (or a source region) to form a high melting point silicide only at a point where a contact of a source region or a drain region is formed, thereby forming a silicide film. It is to provide a method of manufacturing a semiconductor device using a silicide process that solves the problem.
이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예를 보다 상세히 설명하고자 한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 4 내지 도 9는 본 발명에 따른 실리사이드공정을 사용하는 반도체소자의 제조방법을 도시한 공정순서도이다.4 to 9 are process flowcharts illustrating a method of manufacturing a semiconductor device using the silicide process according to the present invention.
우선, 제1 단계로서, 게이트 전극(34) 및 소스/ 드레인 영역(38, 40)이 반도체 기판(30)에 형성되고, 상기 게이트 전극(34)의 상부에만 텅스텐실리사이드막(42)이 형성된 상태가 도 4에 도시되어 있다. 이 상태가 형성되는 과정을 상세히 설명하면, 소자분리막(32)이 형성된 반도체 기판(30)에 게이트 산화막, 게이트 도전막이 순차적으로 적층되고, 상기 적층된 막들에 통상적인 사진식각공정이 수행되면, 게이트 전극(34)을 형성한다. 이어, 상기 결과물 상부에 산화막이 형성되고, 이 막에 에치백 등의 공정이 수행되면, 상기 게이트 전극의 양측벽에만 존재하는 스페이서(36)를 형성한다. 상기 결과물인 스페이서(36)를 포함한 게이트 전극(34)이 마스크가 되어 상기 반도체 기판(30)에 도전물질의 이온이 주입되면, 상기 게이트 전극(34)과 오버랩 되는 영역에 소스/드레인 영역(36, 38)을 형성한다. 다음으로, 상기 소스/드레인 영역(36, 38) 및 게이트 전극(34)이 형성된 반도체 기판(30) 상에 화학적 기상 증착법 등의 공정이 수행되어 텅스텐(W)막을 형성하고, 이 텅스텐(W)막에 열처리 등의 공정이 수행되면, 게이트 전극(34) 상부에만 텅스텐 실리사이드막(42)을 형성한다. 이때, 텅스텐 실리사이드막(42)이 형성된 게이트 전극(34)은 이후 상층에 위치한 콘택(미도시) 등의 구조들과 접촉되도록 하는 게이트 전극 콘택(도 9의 GC)이 형성된다. 이어, 상기 텅스텐 실리사이드막이 형성된 영역을 제외한 영역에 잔존한 텅스텐(W)막은 식각 등의 공정이 수행되어 제거한다. 또, 상기 텅스텐(W)막이 증착되기 이전에, 게이트 전극(34) 및 소스/ 드레인 영역(38, 40)상에 형성된 자연산화막 등을 제거하는 세정공정이 수행되는 단계가 더 포함될 수도 있다.First, as a first step, the gate electrode 34 and the source / drain regions 38 and 40 are formed in the semiconductor substrate 30, and the tungsten silicide film 42 is formed only on the gate electrode 34. Is shown in FIG. 4. The process of forming this state will be described in detail. When the gate oxide film and the gate conductive film are sequentially stacked on the semiconductor substrate 30 on which the device isolation film 32 is formed, and a conventional photolithography process is performed on the stacked films, the gate The electrode 34 is formed. Subsequently, an oxide film is formed on the resultant, and when a process such as etch back is performed on the film, spacers 36 are formed on both sidewalls of the gate electrode. When the gate electrode 34 including the resultant spacer 36 serves as a mask to inject ions of a conductive material into the semiconductor substrate 30, the source / drain regions 36 may be overlapped with the gate electrodes 34. , 38). Next, a process such as chemical vapor deposition is performed on the semiconductor substrate 30 on which the source / drain regions 36 and 38 and the gate electrode 34 are formed to form a tungsten (W) film, and the tungsten (W) When a process such as heat treatment is performed on the film, the tungsten silicide film 42 is formed only on the gate electrode 34. At this time, the gate electrode 34 on which the tungsten silicide layer 42 is formed is then formed with a gate electrode contact (GC of FIG. 9) to be in contact with structures such as a contact (not shown) disposed in an upper layer. Subsequently, the tungsten (W) film remaining in the region except for the region where the tungsten silicide layer is formed is removed by performing an etching process. In addition, before the tungsten (W) film is deposited, a step of removing the natural oxide film formed on the gate electrode 34 and the source / drain regions 38 and 40 may be further included.
다음으로, 도 5에 도시된 바와 같이 제2 단계로써, 상기 결과물 전면에 소정 두께의 층간절연막(44)이 형성되고, 이 층간절연막(44)에 사진식각공정이 진행되면, 상기 층간절연막(44)을 관통하여 하부에 형성된 상기 드레인 영역(38)이 노출되는 드레인 영역 콘택홀(DCH)을 형성한다.Next, as shown in FIG. 5, when the interlayer insulating film 44 having a predetermined thickness is formed on the entire surface of the resultant, and the photolithography process is performed on the interlayer insulating film 44, the interlayer insulating film 44 ) To form a drain region contact hole (DCH) through which the drain region 38 is formed.
도 6에 도시된 바와 같이 제3 단계로서, 상기 결과물 전면에 코발트막(46)이 형성된다. 이때, 상기 드레인 콘택홀(DCH) 내부의 바닥면, 즉 상기 드레인 영역(38) 상부에만 코발트막(46)이 형성된다.As shown in FIG. 6, as a third step, a cobalt film 46 is formed on the entire surface of the resultant product. In this case, the cobalt layer 46 is formed only on the bottom surface of the drain contact hole DCH, that is, the upper portion of the drain region 38.
도 7에 도시된 바와 같이 제4 단계로서, 상기 결과물의 코발트(46)에 열처리공정이 진행되면, 드레인 콘택홀(DCH) 내부의 바닥면 즉, 콘택이 형성될 드레인 영역(38)에만 코발트 실리사이드막(46a)을 형성한다. 이와 같이 코발트 실리사이드막(46a)이 드레인 영역 중 콘택이 형성될 드레인 콘택홀(DCH)에만 형성되기 때문에, 종래 기술과 같이 반도체기판 전면에 증착된 코발트막으로 인해 발생된 문제가 해결된다. 즉, 코발트 실리사이드공정으로 인해 발생된 도전성 잔류물 즉, 코발트 실리사이드가 형성된 영역을 제외한 영역의 코발트막 제거시 완전히 제거되지 않아 잔존하는 코발트막, 게이트 전극과 소스/드레인 영역에서 과잉성장된 후 확산되어 스페이서로 옮겨진 코발트 실리사이드, 상기 스페이서가 코발트 또는 코발트 실리사이드와 반응하여 생성된 코발트 실리사이드 산화막등이 잔존하는 문제점이 있었는데, 본 발명과 같이 코발트 실리사이드막(46a)이 드레인 영역 중 콘택이 형성될 드레인 콘택홀(DCH)에만 형성되기 때문에, 불필요한 영역에 잔존하는 코발트막이 존재하지 않고, 스페이서에 코발트막 또는 코발트 실리사이드막 등이 형성이 방지된다. 또, 소스/드레인 표면의 일부에만 실리사이드층이 형성되기 때문에, 소스/드레인 영역의 접합 깊이 감소로 인해 발생되는 접합 누설전류의 증가는방지된다.As shown in FIG. 7, when the heat treatment process is performed on the cobalt 46 as a result, cobalt silicide is formed only on the bottom surface of the drain contact hole DCH, that is, the drain region 38 in which the contact is to be formed. A film 46a is formed. Since the cobalt silicide layer 46a is formed only in the drain contact hole DCH in which the contact is to be formed in the drain region, the problem caused by the cobalt layer deposited on the entire surface of the semiconductor substrate as in the prior art is solved. That is, the conductive residue generated by the cobalt silicide process, that is, the cobalt film is not completely removed when the cobalt film is removed except for the region in which the cobalt silicide is formed. There was a problem in that cobalt silicide transferred to a spacer and a cobalt silicide oxide film formed by reacting the spacer with cobalt or cobalt silicide remained. Since it is formed only in the (DCH), no cobalt film remaining in an unnecessary region exists, and formation of a cobalt film, a cobalt silicide film, or the like is prevented in the spacer. In addition, since the silicide layer is formed only on a part of the source / drain surface, an increase in the junction leakage current caused by the decrease in the junction depth of the source / drain region is prevented.
이어, 도 8에 도시된 바와 같이 제5 단계로서, 상기 결과물이 형성된 층간절연막(44)에 사진식각공정이 진행되면, 상기 층간절연막(44)을 관통하여 하부에 형성된 상기 게이트 전극(34)의 상부가 노출되는 게이트 전극 콘택홀(GCH)을 형성한다.Subsequently, as shown in FIG. 8, when the photolithography process is performed on the interlayer insulating layer 44 on which the resultant product is formed, the gate electrode 34 formed on the lower portion of the gate electrode 34 may pass through the interlayer insulating layer 44. A gate electrode contact hole GCH is formed to expose an upper portion thereof.
도 9에 도시된 바와 같이 제6 단계로서, 상기와 같이 형성된 게이트 전극 콘택홀(GCH) 및 드레인 영역 콘택홀(DCH)에 도전물이 형성되어 게이트 전극 콘택(GC) 및 드레인 영역 콘택(DC)을 형성함으로써 본 공정을 완료한다. 이때 게이트 전극 콘택(GC)은 게이트전극 상부에 형성된 텅스텐 실리사이드막(42)과 접촉되고, 드레인 영역 콘택(DC)은 드레인영역 상부에 코발트 실리사이드막(46a)과 접촉된다.As shown in FIG. 9, as a sixth step, a conductive material is formed in the gate electrode contact hole GCH and the drain region contact hole DCH formed as described above to form the gate electrode contact GC and the drain region contact DC. This process is completed by forming. In this case, the gate electrode contact GC contacts the tungsten silicide layer 42 formed on the gate electrode, and the drain region contact DC contacts the cobalt silicide layer 46a on the drain region.
본 일 실시 예는 드레인 영역과 접촉하는 드레인 콘택에 대해서만 서술되고 있지만, 소스 영역과 접촉하는 소스 콘택에 대해서도 용이하게 변경하여 제시할 수 있다.Although the present embodiment is described only with respect to the drain contact in contact with the drain region, the source contact in contact with the source region can be easily changed and presented.
이상에서 살펴본 바와 같이, 콘택홀 내부 바닥면에 코발트 실리사이드막을 형성함으로써, 불필요한 영역에 형성되는 코발트 막 또는 코발트 실리사이드막 등의 도전성 잔류물로 인해 게이트전극 및 소스/드레인영역 단락 유발이 방지된다.As described above, the formation of the cobalt silicide film on the bottom surface of the contact hole prevents the occurrence of the gate electrode and the source / drain region short circuit due to the conductive residue such as the cobalt film or the cobalt silicide film formed in the unnecessary area.
또, 소스/드레인 표면의 일부에만 실리사이드층이 형성되기 때문에, 소스/드레인 영역의 접합 깊이 감소로 인해 발생되는 접합 누설전류의 증가는 방지된다.In addition, since the silicide layer is formed only on a part of the source / drain surface, an increase in the junction leakage current caused by the decrease in the junction depth of the source / drain region is prevented.
따라서, 상기 문제점을 해결하므로 반도체소자의 성능을 개선시킬 수 있다.Therefore, since the above problem is solved, the performance of the semiconductor device can be improved.
이상에서 살펴본 바와 같이, 콘택홀 내부 바닥면에 코발트 실리사이드막을 형성함으로써, 불필요한 영역에 형성되는 코발트 막 또는 코발트 실리사이드막 등의 도전성 잔류물로 인해 게이트전극 및 소스/드레인영역 단락이 유발되는 것을 방지할 수 있는 효과가 있다.As described above, by forming a cobalt silicide film on the bottom surface of the contact hole, it is possible to prevent the gate electrode and the source / drain region short circuit from being caused by conductive residues such as a cobalt film or a cobalt silicide film formed in an unnecessary area. It can be effective.
또한, 소스/드레인 표면의 일부에만 실리사이드층이 형성되기 때문에, 소스/드레인 영역의 접합 깊이 감소로 인해 발생되는 접합 누설전류의 증가가 방지되는 효과가 있다.In addition, since the silicide layer is formed only on a part of the source / drain surface, there is an effect that the increase in the junction leakage current caused by the decrease in the junction depth of the source / drain region is prevented.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020082307A KR20040055868A (en) | 2002-12-23 | 2002-12-23 | Method of manufacturing semiconductor device Using salicide process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020082307A KR20040055868A (en) | 2002-12-23 | 2002-12-23 | Method of manufacturing semiconductor device Using salicide process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040055868A true KR20040055868A (en) | 2004-06-30 |
Family
ID=37348305
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020082307A Withdrawn KR20040055868A (en) | 2002-12-23 | 2002-12-23 | Method of manufacturing semiconductor device Using salicide process |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040055868A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200066567A (en) * | 2018-11-30 | 2020-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Semiconductor arrangement and method for making |
| US12356750B2 (en) | 2021-05-05 | 2025-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench isolation for cross-talk reduction |
-
2002
- 2002-12-23 KR KR1020020082307A patent/KR20040055868A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200066567A (en) * | 2018-11-30 | 2020-06-10 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | Semiconductor arrangement and method for making |
| US11482495B2 (en) | 2018-11-30 | 2022-10-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor arrangement and method for making |
| US12356750B2 (en) | 2021-05-05 | 2025-07-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench isolation for cross-talk reduction |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
St.27 status event code: A-0-1-A10-A12-nap-PA0109 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| PG1501 | Laying open of application |
St.27 status event code: A-1-1-Q10-Q12-nap-PG1501 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PN2301 | Change of applicant |
St.27 status event code: A-3-3-R10-R13-asn-PN2301 St.27 status event code: A-3-3-R10-R11-asn-PN2301 |
|
| PC1203 | Withdrawal of no request for examination |
St.27 status event code: N-1-6-B10-B12-nap-PC1203 |
|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid | ||
| R18-X000 | Changes to party contact information recorded |
St.27 status event code: A-3-3-R10-R18-oth-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |
|
| P22-X000 | Classification modified |
St.27 status event code: A-2-2-P10-P22-nap-X000 |