KR20040019167A - Method for forming the high voltage transistor - Google Patents
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Abstract
본 발명은 고전압 소자의 높은 내압을 유지하도록 하면서 높은 항복 전압 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법에 관한 것으로서, 실리콘기판의 백 사이드 면에 콘택홀을 형성하고 이를 산화막으로 매립하는 단계와, 상기 실리콘기판의 백 사이드 면에 산화막이 매립된 실리콘기판 상부에 제 1 감광막 패턴을 형성하고 이를 마스크로 n형 불순물 이온을 주입하여 실리콘기판 내에 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 실리콘기판 내에 셀로우 트랜치 아이솔레이션을 형성하는 단계와, 상기 셀로우 트랜치 아이솔레이션이 형성된 실리콘기판 상에 버퍼막을 형성하고 문턱전압 조절 이온을 주입하는 단계와, 상기 문턱전압 조절 이온이 주입된 결과물 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴이 형성된 실리콘기판 표면 내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method of manufacturing a high voltage transistor to improve high breakdown voltage and integration while maintaining a high breakdown voltage of a high voltage device, the method comprising: forming a contact hole on a back side surface of a silicon substrate and filling the oxide layer with an oxide film; Forming a drift region in the silicon substrate by forming a first photoresist pattern on the silicon substrate having an oxide film embedded on a back side surface of the silicon substrate, and implanting n-type impurity ions with a mask; Forming a shallow trench isolation in the silicon substrate, forming a buffer film on the silicon substrate on which the shallow trench isolation is formed, implanting threshold voltage control ions, and gate on the resultant implanted threshold voltage control ion Forming an electrode pattern; In the silicon substrate surface, the electrode pattern is formed is characterized in that the forming including forming a source / drain impurity diffusion regions.
Description
본 발명은 반도체소자의 제조공정에 관한 것으로, 보다 상세하게는 높은 내압을 유지하면서 항복 전압(Breakdown Voltage)을 높이는데 적절한 고전압 트랜지스터의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a manufacturing process of a semiconductor device, and more particularly, to a method of manufacturing a high voltage transistor suitable for increasing breakdown voltage while maintaining a high breakdown voltage.
일반적으로 고전압 트랜지스터(High Voltage Transistor)는 실리콘기판에 구현하고, 상기 실리콘기판에 소오스/드레인(Source/Drain) 영역과 채널(Channel)을 형성한다.In general, a high voltage transistor is implemented on a silicon substrate and forms a source / drain region and a channel on the silicon substrate.
이어, 상기 채널 위에 절연체를 형성한 후 전도성 게이트(Gate)를 형성하고, 상기 소오스/드레인 영역을 완전히 감싸도록 드리프트 영역(Drift Region)을 형성한다.Subsequently, after forming an insulator on the channel, a conductive gate is formed, and a drift region is formed to completely surround the source / drain region.
한편, 상기 드리프트 영역은 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 전계집중에 의한 접합 항복 전압(Breakdown Voltage)을 증가시키고 있다.On the other hand, the drift region increases the junction breakdown voltage due to electric field concentration by dispersing the electric field by forming a junction depth deep.
이하, 첨부된 도면을 참고하여 종래의 고전압 트랜지스터의 제조방법을 설명하면 다음과 같다.Hereinafter, a manufacturing method of a conventional high voltage transistor will be described with reference to the accompanying drawings.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional high voltage transistor.
먼저, 도 1a에 도시된 바와 같이, p형 실리콘기판(11) 상에 제 1 포토레지스트(12)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트를 패터닝(12)하여 드리프트 영역을 정의한다. 이어, 상기 패터닝된 제 1 포토레지스트(12)를 마스크로 이용하여 상기 실리콘기판(11)의 드리프트 영역에 n형 불순물 이온을 주입한 후, 열확산 공정을 통해 n형 불순물 이온을 확산시키어 실리콘기판(11)의 표면 내에 깊은 드리프트 영역(13)을 형성한다.First, as shown in FIG. 1A, after the first photoresist 12 is coated on the p-type silicon substrate 11, the first photoresist is patterned 12 by an exposure and development process to define a drift region. do. Subsequently, n-type impurity ions are implanted into the drift region of the silicon substrate 11 using the patterned first photoresist 12 as a mask, and then n-type impurity ions are diffused through a thermal diffusion process. A deep drift region 13 is formed in the surface of 11).
도 1b에 도시된 바와 같이, 상기 제 1 포토레지스트(12)를 제거하고, 상기 실리콘기판(11) 전면에 산화막(14)과 질화막(15)을 차례로 형성하며, 포토 및 식각 공정을 통해 필드 영역에 해당하는 상기 질화막(15)과 산화막(14)을 선택적으로 제거한다. 이어, 상기 선택적으로 제거된 질화막(15)과 산화막(14)을 마스크로 이용하여 표면이 노출된 실리콘기판(11)에 채널 스톱(Channel Stop)이온을 주입한다.As shown in FIG. 1B, the first photoresist 12 is removed, and an oxide film 14 and a nitride film 15 are sequentially formed on the entire surface of the silicon substrate 11, and a field region is formed through a photo and etching process. The nitride film 15 and the oxide film 14 corresponding to the selective removal are selectively performed. Subsequently, channel stop ions are injected into the silicon substrate 11 having the exposed surface by using the selectively removed nitride film 15 and the oxide film 14 as a mask.
도 1c에 도시된 바와 같이, 상기 채널 스톱 이온이 주입된 실리콘기판(11)에 국부산화 공정을 실시하여 상기 실리콘기판(11)의 표면에 필드 산화막(16)을 형성하고, 상기 질화막(15)과 산화막(14)을 제거한다.As shown in FIG. 1C, a local oxidation process is performed on the silicon substrate 11 into which the channel stop ions are implanted to form a field oxide film 16 on the surface of the silicon substrate 11, and the nitride film 15 is formed. The superoxide film 14 is removed.
도 1d에 도시된 바와 같이, 상기 실리콘기판(11)에 문턱전압 조절용 이온을 주입하고, 상기 실리콘기판(11)의 전면에 게이트 산화막(17)을 형성하고, 상기 게이트 산화막(17) 상에 폴리 실리콘층(18)을 형성한다. 이어, 상기 폴리 실리콘층(18) 상에 제 2 포토레지스트(19)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(19)를 패터닝하여 게이트 영역을 정의한다.As shown in FIG. 1D, a threshold voltage control ion is implanted into the silicon substrate 11, a gate oxide film 17 is formed on the entire surface of the silicon substrate 11, and a poly oxide is formed on the gate oxide film 17. The silicon layer 18 is formed. Subsequently, after the second photoresist 19 is coated on the polysilicon layer 18, the second photoresist 19 is patterned by an exposure and development process to define a gate region.
도 1e에 도시된 바와 같이, 상기 패터닝된 제 2 포토레지스트(19)를 마스크로 이용하여 상기 폴리 실리콘층(18)과 게이트 산화막(17)을 선택적으로 제거하여 게이트 전극(18a)을 형성한다.As shown in FIG. 1E, the polysilicon layer 18 and the gate oxide layer 17 are selectively removed using the patterned second photoresist 19 as a mask to form a gate electrode 18a.
도 1f에 도시된 바와 같이, 상기 제 2 포토레지스트(19)를 제거하고, 상기게이트전극(18a)을 포함한 실리콘기판(11)의 전면에 절연막을 형성한 후, 에치백 공정을 실시하여 상기 게이트 전극(18a) 양측면에 측벽 스페이서(20)를 형성한다. 이어, 상기 게이트 전극(18a) 및 측벽 스페이서(20)를 마스크로 이용하여 상기 실리콘기판(11)의 전면에 소오스/드레인용 n형 불순물 이온을 주입하여 상기 게이트 전극(18a) 양측의 실리콘기판(11) 표면 내에 소오스/드레인 불순물 확산영역(21)을 형성한다.As shown in FIG. 1F, the second photoresist 19 is removed, an insulating film is formed on the entire surface of the silicon substrate 11 including the gate electrode 18a, and an etch back process is performed to perform the gate. Sidewall spacers 20 are formed on both sides of the electrode 18a. Subsequently, source / drain n-type impurity ions are implanted into the entire surface of the silicon substrate 11 by using the gate electrode 18a and the sidewall spacers 20 as masks to form silicon substrates on both sides of the gate electrode 18a. 11) A source / drain impurity diffusion region 21 is formed in the surface.
그러나, 상기와 같은 종래 기술을 이용하게 되면, 상기 드리프트 영역를 접합 깊이(Junction Depth)를 깊게 형성하여 전계(Electric Field)를 분산시킴으로서 정션의 내압을 증가시키더라도 채널 항복전압(Channel Breakdown Voltage) 즉, 펀치-쓰로우 전압(Punch-through Voltage)을 증가시키기 위해 고전압(High Voltage)의 채널 길이를 증가 시켜야 하며, 그 결과 고전압(High Voltage)의 면적이 증가하게 되어 반도체소자의 고집적화가 어려워지는 문제점이 있었다.However, when using the conventional technology as described above, even if the internal voltage of the junction is increased by distributing the electric field by forming the junction depth deep in the drift region, that is, the channel breakdown voltage, In order to increase the punch-through voltage, the channel length of the high voltage should be increased. As a result, the area of the high voltage increases, making it difficult to integrate the semiconductor device. there was.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명은 고전압 소자의 높은 내압을 유지하도록 하면서 높은 항복 전압(Breakdown Voltage) 및 집적도를 향상시키도록 한 고전압 트랜지스터의 제조방법을 제공하는데 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method of manufacturing a high voltage transistor to improve the high breakdown voltage and integration while maintaining the high withstand voltage of the high voltage device. There is this.
도 1a 내지 도 1f는 종래의 고전압 트랜지스터의 제조방법을 설명하기 위해 나타낸 공정 단면도이다.1A to 1F are cross-sectional views illustrating a method of manufacturing a conventional high voltage transistor.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2H are cross-sectional views sequentially illustrating a method of manufacturing a high voltage transistor according to a preferred embodiment of the present invention.
-- 도면의 주요부분에 대한 부호의 설명 ---Explanation of symbols for the main parts of the drawing-
100 : 실리콘기판 105 : 콘택홀100: silicon substrate 105: contact hole
110 : 산화막 118 : 드리프트 영역110 oxide film 118 drift region
125 : 트랜치 128 : 셀로우 트랜치 아이솔레이션125: trench 128: shallow trench isolation
130 : 버퍼막 140 : 게이트 전극 패턴130: buffer film 140: gate electrode pattern
150 : 소오스/드레인 불순물 확산영역150 source / drain impurity diffusion region
상기 목적을 달성하기 위하여, 본 발명은 고전압 트랜지스터의 제조방법에 있어서, 실리콘기판의 백 사이드 면에 콘택홀을 형성하고 이를 산화막으로 매립하는 단계와, 상기 실리콘기판의 백 사이드 면에 산화막이 매립된 실리콘기판 상부에 제 1 감광막 패턴을 형성하고 이를 마스크로 n형 불순물 이온을 주입하여 실리콘기판 내에 드리프트 영역을 형성하는 단계와, 상기 드리프트 영역이 형성된 실리콘기판 내에 셀로우 트랜치 아이솔레이션을 형성하는 단계와, 상기 셀로우 트랜치 아이솔레이션이 형성된 실리콘기판 상에 버퍼막을 형성하고 문턱전압 조절 이온을 주입하는 단계와, 상기 문턱전압 조절 이온이 주입된 결과물 상에 게이트 전극 패턴을 형성하는 단계와, 상기 게이트 전극 패턴이 형성된 실리콘기판 표면 내에 소오스/드레인 불순물 확산영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for manufacturing a high voltage transistor, the method comprising: forming a contact hole in a back side surface of a silicon substrate and filling it with an oxide film; and embedding an oxide film in the back side surface of the silicon substrate. Forming a drift region in the silicon substrate by forming a first photoresist pattern on the silicon substrate and implanting n-type impurity ions with a mask, and forming a shallow trench isolation in the silicon substrate on which the drift region is formed; Forming a buffer film and implanting threshold voltage regulation ions on the silicon substrate on which the shallow trench isolation is formed, forming a gate electrode pattern on the resultant implanted with the threshold voltage regulation ions, Source / drain impurities in the formed silicon substrate surface It characterized by comprising an acid to form a region.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments described below may be modified in many different forms, and the scope of the present invention is not limited to the embodiments described below.
도 2a 내지 도 2h는 본 발명의 바람직한 실시예에 따른 고전압 트랜지스터의 제조방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.2A through 2H are cross-sectional views sequentially illustrating a method of manufacturing a high voltage transistor according to a preferred embodiment of the present invention.
먼저, 도 2a에 도시된 바와 같이, 실리콘기판(100)의 백 사이드 면 즉, 소자가 형성되는 영역의 반대편 영역의 실리콘기판(100) 내에 포토공정(103) 및 식각공정을 진행하여 콘택홀(105)을 형성한다. 이때, 상기 실리콘기판(100)을 식각하는실리콘기판(100)의 백 사이드 면 반대편에는 고 전압의 채널(Channel)영역이 형성될 부위이기 때문에 실리콘기판(100) 표면으로부터 수 ㎛ 정도 남도록 주의하여 식각하여 콘택홀(105)을 형성한다.First, as shown in FIG. 2A, a photo hole 103 and an etching process are performed in the back side surface of the silicon substrate 100, that is, the silicon substrate 100 opposite to the region where the device is formed. 105). At this time, since the channel region of the high voltage is formed on the opposite side of the back side surface of the silicon substrate 100 to etch the silicon substrate 100, the etching is carefully performed so that a few μm is left from the surface of the silicon substrate 100. The contact hole 105 is formed.
그리고, 도 2b에 도시된 바와 같이, 상기 콘택홀(105)이 형성된 실리콘기판(100)의 백 사이드 면에 산화막(110)을 증착하여 산화막(110)이 콘택홀(105) 내에 완전히 매립되게 한 후, 에치백 공정을 진행하여 실리콘기판(100)의 백 사이드 면을 평탄화한다.As shown in FIG. 2B, the oxide film 110 is deposited on the back side surface of the silicon substrate 100 on which the contact hole 105 is formed so that the oxide film 110 is completely embedded in the contact hole 105. Thereafter, an etch back process is performed to planarize the back side surface of the silicon substrate 100.
도 2c에 도시된 바와 같이, 상기 산화막(110)이 매립된 실리콘기판(100)의 반대편 상부에 제 1 포토레지스트(115)를 도포한 후, 노광 및 현상공정으로 제 1 포토레지스트(115)를 패터닝하여 드리프트 영역을 정의한다. 이어, 상기 패터닝된 제 1 포토레지스트(115)를 마스크로 이용하여 상기 실리콘기판(100)의 드리프트 영역에 n형 불순물 이온(119)을 주입한 후, 열확산 공정을 통해 n형 불순물 이온(119)을 확산시키어 실리콘기판(100)의 표면 내에 깊은 드리프트 영역(118)을 형성한다.As shown in FIG. 2C, the first photoresist 115 is coated on the opposite side of the silicon substrate 100 having the oxide film 110 embedded therein, and then the first photoresist 115 is exposed through an exposure and development process. Patterning defines the drift region. Subsequently, n-type impurity ions 119 are implanted into the drift region of the silicon substrate 100 using the patterned first photoresist 115 as a mask, and then n-type impurity ions 119 are formed through a thermal diffusion process. Diffuses to form a deep drift region 118 in the surface of the silicon substrate 100.
도 2d에 도시된 바와 같이, 상기 드리프트 영역(118)이 형성된 실리콘기판(100) 상에 제 2 포토레지스트(120)를 도포한 후, 노광 및 현상공정으로 제 2 포토레지스트(120)를 패터닝하여 실리콘기판(100) 내부의 드리프트 영역(118) 양 사이드 즉, 드리프트 영역(118)의 양 사이드가 소정 오버랩 되도록 트랜치 형성 영역을 정의한다. 이어, 상기 패터닝된 제 2 포토레지스트(120)를 마스크로 이용하여 상기 실리콘기판(100)을 식각하여 트랜치(125)를 형성한다.As shown in FIG. 2D, the second photoresist 120 is coated on the silicon substrate 100 on which the drift region 118 is formed, and then the second photoresist 120 is patterned by an exposure and development process. The trench formation region is defined such that both sides of the drift region 118 in the silicon substrate 100, that is, both sides of the drift region 118 overlap with each other. Next, the trench 125 is formed by etching the silicon substrate 100 using the patterned second photoresist 120 as a mask.
그리고, 도 2e에 도시된 바와 같이, 상기 트랜치(125)가 형성된 실리콘기판(100) 상에 트랜치(125)가 완전히 매립되도록 갭필 산화막(미도시함)을 충분히 증착하여 트랜치(125)를 매립한 후, 실리콘기판(100) 상부까지 평탄화하여 셀로우 트랜치 아이솔레이션(128)을 형성한다.As shown in FIG. 2E, a gap fill oxide film (not shown) is sufficiently deposited so as to completely fill the trench 125 on the silicon substrate 100 on which the trench 125 is formed to fill the trench 125. Then, the planarization to the upper portion of the silicon substrate 100 is formed to form a shallow trench isolation 128.
도 2f에 도시된 바와 같이, 상기 셀로우 트랜치 아이솔레이션(128)이 형성된 실리콘기판(100) 전체에 산화막을 증착하여 버퍼막(130)을 형성한 후, 실리콘기판(100) 내에 채널 문턱전압용 이온(135)을 주입한다. 이어, 상기 버퍼막(130)을 제거한다.As shown in FIG. 2F, an oxide film is deposited on the entire silicon substrate 100 on which the shallow trench isolation 128 is formed to form a buffer layer 130, and then ion ions for channel threshold voltage in the silicon substrate 100 are formed. Inject (135). Subsequently, the buffer layer 130 is removed.
그 후, 도 2g에 도시된 바와 같이, 상기 채널 문턱전압(Vt) 조절용 이온(135)이 주입된 실리콘기판(100)의 전면에 게이트 산화막(143)을 형성하고, 상기 게이트 산화막(143) 상에 폴리 실리콘층(145)을 형성한다. 이어, 상기 폴리 실리콘층(145) 상에 제 3 포토레지스트(미도시함)를 도포한 후, 노광 및 현상공정으로 상기 제 3 포토레지스트(미도시함)를 패터닝하여 게이트 영역을 정의한다.Thereafter, as shown in FIG. 2G, a gate oxide layer 143 is formed on the entire surface of the silicon substrate 100 into which the channel threshold voltage Vt adjusting ions 135 are implanted, and then on the gate oxide layer 143. Polysilicon layer 145 is formed on the substrate. Next, after applying a third photoresist (not shown) on the polysilicon layer 145, the third photoresist (not shown) is patterned by an exposure and development process to define a gate region.
그리고, 상기 패터닝된 제 3 포토레지스트(미도시함)를 마스크로 이용하여 상기 폴리 실리콘층(145)과 게이트 산화막(143)을 선택적으로 제거하여 게이트 전극 패턴(140)을 형성한 후, 상기 게이트 전극 패턴(140) 또는 이온주입 마스크(미도시함)를 이용하여 상기 게이트 전극 패턴(140)이 형성된 실리콘기판(100)의 드리프트 영역(118) 표면 내에 소오스/드레인 불순물 확산영역(150)을 형성한다.The gate electrode pattern 140 is formed by selectively removing the polysilicon layer 145 and the gate oxide layer 143 using the patterned third photoresist (not shown) as a mask. The source / drain impurity diffusion region 150 is formed on the surface of the drift region 118 of the silicon substrate 100 on which the gate electrode pattern 140 is formed using an electrode pattern 140 or an ion implantation mask (not shown). do.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and modified within the scope of the present invention without departing from the spirit and scope of the present invention described in the claims below. It will be appreciated that it can be changed.
이상에서 설명한 바와 같이 본 발명에 의한 고전압 트랜지스터의 제조방법은 다음과 같은 효과가 있다.As described above, the manufacturing method of the high voltage transistor according to the present invention has the following effects.
실리콘기판의 채널과 채널 사이에 산화막을 형성함으로써, 고전압에 대하여 채널 항복전압 즉, 펀치-쓰루 현상을 방지할 수 있으며, 그로 인해 채널의 길이가 작은 경우에도 고내압을 유지할 수 있다.By forming an oxide film between the channel and the channel of the silicon substrate, it is possible to prevent the channel breakdown voltage, that is, the punch-through phenomenon, with respect to the high voltage, thereby maintaining the high breakdown voltage even when the channel length is small.
또한, 소오스/드레인을 드리프트 영역 양 사이드에 형성된 셀로우 트랜치 아이솔레이션을 사용하여 형성함으로써, 고전압 소자의 형성 면적을 최소화하여 고전압 소자의 고집적화를 가능하게 할 수 있다.In addition, the source / drain may be formed using the shallow trench isolation formed on both sides of the drift region, thereby minimizing the formation area of the high voltage device, thereby enabling high integration of the high voltage device.
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