KR20030092526A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 N+활성 영역의 경우 분리 영역에서 유출되는 수분이나 도펀트 등에 의해 활성 영역의 가장자리 부분에서 실리사이드 형성이 원활하지 않은 현상을 개선시킨 기술에 관한 것이다. 이를 위한 본 발명의 반도체 소자의 제조 방법은 실리콘 기판 위에 패드 산화막과 제 1 실리콘 나이트라이드층을 차례로 형성한 다음 마스크 패턴을 형성하는 단계; 상기 마스크 패턴에 의한 제 1 건식 식각으로 상기 제 1 실리콘 나이트라이드층과 상기 패드 산화막의 소정 부분을 완전히 식각하여 상기 실리콘 기판 내부에 트렌치를 형성하는 단계; 상기 트렌치 내부에 플라즈마 촉발 화학적 기상 증착(PECVD) 방식으로 산화막을 충진시키는 단계; 상기 산화막을 화학적 기계적 연마(CMP) 공정으로 평탄화 시킴과 동시에 상기 제 1 실리콘 나이트라이드층 위에 증착된 산화막을 제거하는 단계; 상기 트렌치 내부에 채워진 산화막을 플라즈마 식각으로 일부 축퇴 시키는 단계; 상기 구조물 위에 제 2 실리콘 나이트라이드층을 전면에 증착 시키되 상기 공정에서 산화막을 축퇴 시킨 깊이보다는 두껍게 증착 시키는 단계; 상기 제 1 및 제 2 실리콘 나이트라이드층을 화학적 기계적 연마(CMP) 공정으로 일정 두께만큼 제거함과 동시에 상기 제 1 및 제 2 실리콘 나이트라이드층 상부를 평탄화 시키는 단계; 및 상기 제 1 및 제 2 실리콘 나이트라이드층을 제 2 건식 식각으로 소정 부분 제거하되, 상기 패드산화막 위에 증착된 상기 제 1 실리콘 나이트라이드층만 완전히 제거될 정도로만 식각하여, 상기 산화막 위에 있는 상기 제 2 실리콘 나이트라이드층의 두께가 상기 산화막을 축퇴 시킨 깊이와 동일한 두께를 갖도록 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 N+활성 영역(Active Region)의 경우 분리 영역(Isolation Region)에서 유출되는 수분이나 도펀트(Dopant) 등에 의해 활성 영역의 가장자리 부분에서 실리사이드 형성이 원활하지 않은 현상을 개선시킨 반도체 소자의 제조 방법에 관한 것이다.
로직-디바이스(Logic-Device)의 크기가 축소됨에 따라 기존의 텅스텐(W) 실리사이드나 티타늄(Ti) 실리사이드의 경우 좁은 활성영역내의 실리사이드 형성이 어렵게 되어 상대적으로 좁은 활성영역 내에서도 원활한 실리사이드 형성이 가능한 코발트(Co) 실리사이드나 니켈(Ni) 실리사이드가 도입되었다. 그러나, 이와 같은 문제점 이외에도 실리사이드 형성 공정은 도펀트(Dopant)나 실리콘 기판 상태의 영향을 많이 받게 되며, N+/P+활성 영역, 폴리/엑티브 영역, 혹은 넓은(Wide)/좁은(Narrow) 패턴 등의 영향도 디바이스 신뢰성 측면에서 배제할 수 없는 요소가 된다. 특히, 종래의 반도체 디바이스 제조공정에서는 N+활성영역의 가장자리 부분의 실리사이드 형성이 불량한데, 이는 분리영역에서 발생하는 수분이나 도펀트들의 아웃개싱(Out-gasing)에 의하여 실리사이드 형성이 방해받아 나타나는 현상이다(도 1 참조).
종래의 디바이스 제조 공정의 경우, 콘택 홀 형성 공정시 리쏘그래피(Lithography) 공정의 겹침-여유(Overlay Margin)가 부족하여 무경계 콘택홀(Borderless Contact Hole) 공정이 일반적이므로 활성영역 가장자리의 실리사이드 형성이 불량(a∼d)할 경우 콘택홀 식각공정이나 세정공정 등에서 실리콘 기판의 손상을 가져올 수 있으며, 누설 전류(Leakage Current)의 증가로 인하여 디바이스 신뢰성을 저하시킬 우려가 있다(도 2 참조).
그러므로, N+활성영역 주위의 분리영역(Isolation Region)에서 발생하는 아웃개싱(Out-gasing)을 방지하는 새로운 공정방식을 필요로 하였다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 샬로우 트렌치 분리(Shallow Trench Isolation; STI)막을 형성한 다음 분리영역(Isolation Region) 위에 수분이나 도펀트의 증발을 방지하기 위한 증발방지막으로 실리콘 나이트라이드층을 선택적으로 형성시켜 실리사이드 공정 진행시 분리영역으로부터 발생하는 수분이나 도펀트 등의 증발을 방지하므로써, 실리사이드가 균일하게 형성되도록 구현한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 다른 목적은 균일한 실리사이드의 형성으로 콘택홀 형성시 실리콘 기판의 손상 및 누설 전류를 방지하여 디바이스의 신뢰성을 향상시킨 반도체 소자의 제조 방법을 제공하는데 있다.
도 1은 종래의 반도체 소자의 제조 방법에 따른 문제점을 설명하기 위한 단면도
도 2는 종래의 반도체 소자에서 N+ 활성영역 주위의 분리영역에서 발생하는 아웃개싱을 나타낸 사진도
도 3a 내지 도 3j는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도
*도면의 주요 부분에 대한 부호의 설명*
10 : 실리콘 기판12 : 패드 산화막
14 : 실리콘 나이트라이드층16 : 감광 물질 또는 감광막
18 : 트렌치20 : 산화막
22 : 실리콘 나이트라이드층30 : 실리콘 나이트라이드층
42 : 게이트44 : 스페이서
46 : 소스/드레인48 : 실리사이드
상기 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은,
실리콘 기판 위에 패드 산화막과 제 1 실리콘 나이트라이드층을 차례로 형성한 다음 마스크 패턴을 형성하는 단계;
상기 마스크 패턴에 의한 제 1 건식 식각으로 상기 제 1 실리콘 나이트라이드층과 상기 패드 산화막의 소정 부분을 완전히 식각하여 상기 실리콘 기판 내부에트렌치를 형성하는 단계;
상기 트렌치 내부에 플라즈마 촉발 화학적 기상 증착(PECVD) 방식으로 산화막을 충진시키는 단계;
상기 산화막을 화학적 기계적 연마(CMP) 공정으로 평탄화 시킴과 동시에 상기 제 1 실리콘 나이트라이드층 위에 증착된 산화막을 제거하는 단계;
상기 트렌치 내부에 채워진 산화막을 플라즈마 식각으로 일부 축퇴 시키는 단계;
상기 구조물 위에 제 2 실리콘 나이트라이드층을 전면에 증착 시키되 상기 공정에서 산화막을 축퇴 시킨 깊이보다는 두껍게 증착 시키는 단계;
상기 제 1 및 제 2 실리콘 나이트라이드층을 화학적 기계적 연마(CMP) 공정으로 일정 두께만큼 제거함과 동시에 상기 제 1 및 제 2 실리콘 나이트라이드층 상부를 평탄화 시키는 단계; 및
상기 제 1 및 제 2 실리콘 나이트라이드층을 제 2 건식 식각으로 소정 부분 제거하되, 상기 패드산화막 위에 증착된 상기 제 1 실리콘 나이트라이드층만 완전히 제거될 정도로만 식각하여, 상기 산화막 위에 있는 상기 제 2 실리콘 나이트라이드층의 두께가 상기 산화막을 축퇴 시킨 깊이와 동일한 두께를 갖도록 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3a 내지 도 3j는 본 발명에 의한 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a에 도시된 바와 같이, 실리콘 기판(10) 위에 패드산화막(Pad Oxide; SiO2)(12)을 일정한 두께로 증착 시킨 후, 그 위에 실리콘 나이트라이드층(Silicon Nitride; Si3N4)(14)을 일정한 두께로 증착 시킨다.
이 때, 증착 시키는 실리콘 나이트라이드층(Si3N4)(14)은 후속 공정에서 트렌치(Trench) 내부를 채우기 위해 증착 시키는 산화 물질을 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 평탄화 시킬 때 연마정지층(Polishing Stopping Layer)으로 사용된다.
패드산화막(12)은 그 위에 증착 되는 실리콘 나이트라이드층(14)에 의해 유발되는 기계적 스트레스(Mechanical Stress)가 실리콘 기판(10)에 영향을 끼치는 것을 완화 시켜 주는 완충막(Buffer Layer) 역할을 수행한다. 패드산화막(12)의 두께와 실리콘 나이트라이드층(14)의 두께는 공정 방식에 따라 달라지는데, 일반적으로 패드산화막(12)의 두께는 70∼200Å 정도, 그리고 실리콘 나이트라이드층(14)의 두께는 약 500∼1500Å 정도를 적용한다.
그 다음, 도 3b에 도시된 바와 같이, 실리콘 나이트라이드층(14) 위에 감광물질(Photo-Resist)(16)을 도포(Coating) 시킨 후, 노광(Expose) 및 현상(Develop) 공정을 실시하여 STI(Shallow Trench Isolation) 형태를 패터닝(Patterning) 한다.
그 다음, 도 3c에 도시된 바와 같이, 활성화 된 플라즈마를 이용한건식각(Dry Etching)을 실시하여 실리콘 나이트라이드층(14)과 패드산화막(12)을 완전히 식각한다. 이 때, 활성화 시키는 기체는 공정 방식에 따라 다르지만, 일반적으로 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 주로 사용한다. 계속하여 활성화 된 플라즈마를 이용한 건식각을 실시하여 실리콘 기판(10) 내부에 트렌치(18)를 형성 시킨다.
실리콘 기판(10) 내부에 트렌치(18)를 형성 시킬 때에는 주로 Cl2, HBr, N2, Ar 등을 적절하게 혼합한 기체를 주로 사용한다. 실리콘 기판을 원하는 깊이 만큼 식각한 후, 남아 있는 감광 물질(16)을 완전히 제거한다.
그 다음, 도 3d에 도시된 바와 같이, 플라즈마 촉발 화학적 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD) 방식을 이용하여 상기 도 3c 공정에서 형성 시킨 트렌치(18) 내부에 산화막(Oxide Layer; SiO2)(20)을 채운다. 이 때, 증착 시킨 산화막(20) 상부는 하부의 표면 굴곡(Surface Topology)를 반영한 단차가 존재한다.
그 다음, 도 3e에 도시된 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 이용하여 상기 도 3d 공정에서 증착 시킨 산화막(20) 상부를 평탄화 시킴과 동시에 실리콘 나이트라이드층(14) 위에 증착된 산화막(20)을 제거한다. 이 때, 실리콘 나이트라이드층(14)은 연마정지층의 역할을 수행하여 하부의 실리콘층(10)이 연마되는 것을 방지한다. 이 과정에서 실리콘 나이트라이드층(14)의 일부가 연마되어 그 두께가 작아진다.
그 다음, 도 3f에 도시된 바와 같이, 'CxFy+ O2' 기체를 주성분으로 하여 활성화 시킨 플라즈마 식각을 진행하여 트렌치(18) 내부에 채워진 산화막(20)을 일부 축퇴(Recess) 시킨다. 이 때, C/F 비율이 높은 기체를 사용함과 동시에 O2첨가량을 적절히 조절함으로써, 트렌치 내부에 채워진 산화막(20)은 비교적 빠른 속도로 식각 되지만, 남아 있던 실리콘 나이트라이드층(14)은 매우 느린 속도로 식각이 이루어지도록 한다. 이와 같이, 식각 조건을 조절함으로써, 비록 트렌치 내부에 채원진 산화막(20)을 충분히 축퇴 시켜도 실리콘 나이트라이드층(14) 하부의 패드산화막(12)은 훼손되지 않도록 한다.
그 다음, 도 3g에 도시된 바와 같이, 실리콘 나이트라이드층(Silicon Nitride; Si3N4)(22)을 전면에 증착 시키되, 상기 도 3f 공정에서 산화막(20)을 축퇴 시킨 깊이보다는 두껍게 증착 시킨다. 이 때, 재 증착 시킨 실리콘 나이트라이드층(22) 상부는 하부의 표면 굴곡을 반영한 단차가 존재한다.
그 다음, 도 3h에 도시된 바와 같이, 화학적 기계적 연마(CMP) 공정을 수행하여 상기 도 3a 공정에서 증착 시킨 실리콘 나이트라이드층(14)(22)을 일정 두께만큼 제거함과 동시에 실리콘 나이트라이드층(14)(22) 상부를 평탄화 시킨다.
그 다음, 도 3i에 도시된 바와 같이, 'CxFy+ O2' 기체를 활성화 시킨 플라즈마를 이용한 건식각(Dry Etch) 방식으로 실리콘 나이트라이드층(30)을 일부 제거하되, 패드산화막(12) 위에 증착된 실리콘 나이트라이드층(30)만 완전히 제거될 정도로만 식각을 진행한다. 이와 같이 하면, 도시된 바와 같이, 트렌치 내부에 채워진 산화막(20) 위에는 상기 도 3f 공정에서 축퇴 시킨 깊이와 동일한 두께로 실리콘 나이트라이드층(30)이 남아 있게 된다.
그 다음, 도 3j에 도시된 바와 같이, 일반적인 로직 디바이스(Logic Device) 제조 방식에 준하여 "웰(Well) 형성 -> 게이트(42) 및 스페이서(44) 형성 -> 소스/드레인(46) 형성 -> 실리사이드(48) 형성"의 과정을 수행한다. 실리사이드(48) 형성 시 분리영역(20)은 질화막(30)에 의해 막혀 있는 상태이므로 기존의 공정방식에 비해 수분이나 도펀트(Dopant) 들의 증발이 방지되어 원활한 실리사이드(48) 형성이 가능해 진다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 샬로우 트렌치 분리(STI)막을 형성한 다음 분리영역 위에 수분이나 도펀트의 증발을 방지하기 위한 증발방지막으로 실리콘 나이트라이드층을 선택적으로 형성시켜 실리사이드 공정 진행시 분리영역으로부터 발생하는 수분이나 도펀트 등의 증발을 방지하므로써, 실리사이드가 균일하게 형성되도록 구현할 수 있다.
또한, 균일한 실리사이드의 형성으로 콘택홀 형성시 실리콘 기판의 손상 및 누설 전류를 방지하여 디바이스의 신뢰성을 향상시킬 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (5)
- 실리콘 기판 위에 패드 산화막과 제 1 실리콘 나이트라이드층을 차례로 형성한 다음 마스크 패턴을 형성하는 단계;상기 마스크 패턴에 의한 제 1 건식 식각으로 상기 제 1 실리콘 나이트라이드층과 상기 패드 산화막의 소정 부분을 완전히 식각하여 상기 실리콘 기판 내부에 트렌치를 형성하는 단계;상기 트렌치 내부에 플라즈마 촉발 화학적 기상 증착(PECVD) 방식으로 산화막을 충진시키는 단계;상기 산화막을 화학적 기계적 연마(CMP) 공정으로 평탄화 시킴과 동시에 상기 제 1 실리콘 나이트라이드층 위에 증착된 산화막을 제거하는 단계;상기 트렌치 내부에 채워진 산화막을 플라즈마 식각으로 일부 축퇴 시키는 단계;상기 구조물 위에 제 2 실리콘 나이트라이드층을 전면에 증착 시키되 상기 공정에서 산화막을 축퇴 시킨 깊이보다는 두껍게 증착 시키는 단계;상기 제 1 및 제 2 실리콘 나이트라이드층을 화학적 기계적 연마(CMP) 공정으로 일정 두께만큼 제거함과 동시에 상기 제 1 및 제 2 실리콘 나이트라이드층 상부를 평탄화 시키는 단계; 및상기 제 1 및 제 2 실리콘 나이트라이드층을 제 2 건식 식각으로 소정 부분 제거하되, 상기 패드산화막 위에 증착된 상기 제 1 실리콘 나이트라이드층만 완전히 제거될 정도로만 식각하여, 상기 산화막 위에 있는 상기 제 2 실리콘 나이트라이드층의 두께가 상기 산화막을 축퇴 시킨 깊이와 동일한 두께를 갖도록 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 패드 산화막의 두께는 70∼200Å 정도이고, 상기 실리콘 나이트라이드층의 두께는 약 500∼1500Å 정도로 증착하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 건식 식각 공정은 CxFy, CoHpFq, Ar 등을 일정한 비율로 혼합한 기체를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 공정시 'CxFy+ O2' 기체를 주성분으로 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 건식 식각 공정은 'CxFy+ O2' 기체를 활성화 시킨 플라즈마를 이용한 건식 식각 공정인 것을 특징으로 하는 반도체 소자의 제조 방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20020530 |
|
| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20041006 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
|
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |