KR20030091026A

KR20030091026A - 반도체장치 및 그 제조방법

Info

Publication number: KR20030091026A
Application number: KR10-2003-0005705A
Authority: KR
Inventors: 이뽀시타카시; 이와마쓰토시아키
Original assignee: 미쓰비시덴키 가부시키가이샤
Priority date: 2002-05-23
Filing date: 2003-01-29
Publication date: 2003-12-01
Anticipated expiration: 2023-01-29
Also published as: JP2003347419A; US6798021B2; KR100468364B1; US20030218213A1; JP4136452B2; TW569426B; CN1297011C; CN1459870A; DE10302631A1

Abstract

기판의 주표면상에 형성된 절연막의 신뢰성이 향상된, 반도체장치 및 그 제조방법을 얻는다. 소자분리 절연막(5a)의 바닥면과 BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3) 내에는, 이온주입에 의해, 소자분리를 위한 P형 불순물이 불순물 농도 P1로 주입되어 있다. 또한, 이때의 이온주입에 기인하여, 게이트 산화막(7a)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3) 내에는, P형 불순물이 불순물 농도 P2로 주입되어 있다. 한편, 커패시터 유전체막(7b)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은, 반도체장치 및 그 제조방법에 관한 것으로, 특히, 기판상에 형성된 절연막(구체적으로는, MOS 커패시터의 커패시터 유전체막 또는 MOSFET의 게이트 절연막)의 신뢰성이 향상된, 반도체장치 및 그 제조방법에 관한 것이다.

도 42는, 종래의 제1 반도체장치의 구조를 나타내는 단면도이다. 종래의 제1 반도체장치는, SOI 기판(104)과, 소자분리 절연막(105a∼105e)과, NMOSFET(106a)과, PMOSFET(106c)과, MOS 커패시터(106b, 106d)를 구비하고 있다. MOS 커패시터(106b, 106d)는, 예를 들면 디커플링 커패시터로서 사용되고 있다. SOI 기판(104)은, 실리콘기판(101)과, BOX(buried oxide)층(102)과, P형의 실리콘층(103)이 이 순서대로 적층된 구조를 가지고 있다. 소자분리 절연막(105a∼105e)은, 실리콘층(103)의 상면 내에 부분적으로 형성되어 있다. 소자분리 절연막(105a∼105e)의 바닥면은, BOX 층(102)의 상면에 접촉되어 있지 않다. 이와 같은 구조의 소자분리 절연막은, 「부분분리형의 소자분리 절연막」이라 칭하고 있다.

NMOSFET(106a)는, 실리콘층(103)의 상면상에 형성된 게이트 산화막(107a)과, 게이트전극(108a)과, N+형의 쌍을 이루는 소스·드레인영역(109a)을 가지고 있다. MOS 커패시터(106t)는, 실리콘층(103)의 상면상에 형성된 커패시터 유전체막(107b)과, 커패시터 상부전극(108b)과, P형의 쌍을 이루는 콘택영역(109b)을 가지고 있다. PMOSFET(106c)는, 실리콘층(103)의 상면상에 형성된 게이트 산화막(107c)과, 게이트전극(108c)과, P+형의 쌍을 이루는 소스·드레인영역(109c)을 가지고 있다. MOS 커패시터(106d)는, 실리콘층(103)의 상면상에 형성된 커패시터 유전체막(107d)과, 커패시터 상부전극(108d)과, N+형의 쌍을 이루는 콘택영역(109d)을 가지고 있다.

소자분리 절연막(105a∼105e)의 바닥면과 BOX층(102)의 상면 사이에 끼워져 있는 부분의 실리콘층(103)내에는, 소자분리를 위한 P형 불순물 또는 N형 불순물이, 이온주입에 의해, 불순물 농도 P1 또는 불순물 농도 N1로 주입되어 있다. 또한, 이 이온주입에 기인하여, 게이트 산화막(107a, 107c) 및 커패시터 유전체막(107b, 107d)의 아래쪽에서, BOX층(102)과의 계면부근에서의 실리콘층(103)내에는, P형 불순물 또는 N형 불순물이, 불순물 농도 P2 또는 불순물 농도 N2로 주입되어 있다.

또한, 게이트 산화막(107a, 107c)의 아래쪽에서, 실리콘층(103)의 상면 내에는, NMOSFET(106a) 또는 PMOSFET(106c)의 임계치 전압을 설정하기 위한 P형 불순물 또는 N형 불순물이, 이온주입에 의해, 불순물 농도 P3 또는 불순물 농도 N3으로 주입되어 있다. 또한, 이 이온주입에 기인하여, 커패시터 유전체막(107b, 107d)의 아래쪽에서, 실리콘층(103)의 상면 내에는, P형 불순물 또는 N형 불순물이, 불순물 농도 P3 또는 불순물 농도 N3으로 주입되어 있다.

도 43은, 종래의 제2 반도체장치의 구조를 나타내는 단면도이다. 종래의 제2 반도체장치는, 불순물 농도 P0의 P형의 실리콘기판(110)과, 불순물 농도 P2의 P형 웰(111)과, 불순물 농도 N2의 N형 웰(112)과, 소자분리 절연막(105a∼105e)과, NMOSFET(106a)와, PMOSFET(106c)와, MOS 커패시터(106b, 106d)를 구비하고 있다. P형 웰(111) 및 N형 웰(112)은, 실리콘기판(110)의 상면 내에 형성되어 있다. MOS 커패시터(106b)는 P형 웰(111)상에 형성되어 있고, MOS 커패시터(106d)는 N형 웰(112)상에 형성되어 있다.

이와 같이 종래의 제1 및 제2 반도체장치에서는, 게이트 산화막(107a)의 아래쪽에서의 실리콘층(103) 또는 실리콘기판(110)의 불순물 프로파일과, 커패시터 유전체막(107b)의 아래쪽에서의 실리콘층(103) 또는 실리콘기판(110)의 불순물 프로파일이, 서로 같다. 또한, 게이트 산화막(107c)의 아래쪽에서의 실리콘층(103) 또는 실리콘기판(110)의 불순물 프로파일과, 커패시터 유전체막(107d)의 아래쪽에서의 실리콘층(103) 또는 실리콘기판(110)의 불순물 프로파일이, 서로 같다.

반도체 집적회로의 규모가 증대하면, 커패시터 상부전극(108b, 108d)에 전압이 인가되는 실효적인 시간이, 게이트전극(108a, 108c)의 그것보다도 길게 걸리는 경우가 있다. 이것에 따라, 커패시터 유전체막(107b, 107d)에는, 게이트 산화막(107a, 107c)보다도 높은 신뢰성이 요구된다. 특히, MOS 커패시터(106b, 106d)가 디커플링 커패시터로서 사용되어 있는 경우에는, 커패시터 상부전극(108b, 108d)에 직류전압이 계속적으로 인가되므로, 커패시터 유전체막(107b, 107d)에는, 보다 높은 신뢰성이 요구된다.

또한, MOS 커패시터에 한정하지 않고, 게이트전극에 높은 전압이 인가되는 MOSFET에서는, 게이트 절연막에 높은 신뢰성이 요구된다. 따라서, 게이트전압이 높은 MOSFET에서는, 게이트전압이 낮은 MOSFET보다도, 게이트 절연막의 신뢰성을 높이는 개량이 필요하게 된다.

그러나 종래의 제1 및 제2 반도체장치에 의하면, 신뢰성을 높이기 위한 개량이 이루어지지 않고, 커패시터 유전체막(107b, 107d)의 신뢰성이 불충분하다는 문제가 있다.

본 발명은 이러한 문제를 해결하기 위해 이루어진 것으로, 기판의 주표면상에 형성된 절연막(MOS 커패시터의 커패시터 유전체막 또는 MOSFET의 게이트 절연막)의 신뢰성이 향상된, 반도체장치 및 그 제조방법을 얻는 것을 목적으로 하는 것이다.

도 1은 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 2는 본 발명의 실시예 1에 관해서, 실리콘층의 불순물 프로파일을 나타내는 도면이다.

도 3은 본 발명의 실시예 1에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 4는 본 발명의 실시예 1에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 5는 본 발명의 실시예 1에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 6은 본 발명의 실시예 1에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 7은 본 발명의 실시예 1에 관한 반도체장치의 변형예를 나타내는 단면도이다.

도 8은 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 9는 본 발명의 실시예 2에 관해서, 실리콘층의 불순물 프로파일을 나타내는 도면이다.

도 10은 본 발명의 실시예 2에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다.

도 11은 본 발명의 실시예 2에 관한 반도체장치의 변형예를 나타내는 단면도이다.

도 12는 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 13은 본 발명의 실시예 3에 관해서, 실리콘기판의 불순물 프로파일을 나타내는 도면이다.

도 14는 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 15는 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 16은 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 17은 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 18은 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 19는 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 20은 본 발명의 실시예 4에 관해서, 실리콘기판의 불순물 프로파일을 나타내는 도면이다.

도 21은 본 발명의 실시예 4에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 22는 본 발명의 실시예 4에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 23은 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 24는 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 25는 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 26은 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 27은 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 28은 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 29는 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 30은 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다.

도 31은 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 32는 본 발명의 실시예 6에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다.

도 33은 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 34는 본 발명의 실시예 7에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다.

도 35는 본 발명의 실시예 7에 관한 반도체장치의 변형예를 나타내는 단면도이다.

도 36은 본 발명의 실시예 8에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 37은 본 발명의 실시예 8에 관한 반도체장치가 적용된 회로의 제1 예를 나타내는 회로도이다.

도 38은 본 발명의 실시예 8에 관한 반도체장치가 적용된 회로의 제2 예를 나타내는 회로도이다.

도 39는 본 발명의 실시예 9에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 40은 본 발명의 실시예 10에 관한 반도체장치의 구조를 나타내는 단면도이다.

도 41은 본 발명의 실시예 1∼10에 관한 반도체장치의 변형예를 나타내는 단면도이다.

도 42는 종래의 제1 반도체장치의 구조를 나타내는 단면도이다.

도 43은 종래의 제2 반도체장치의 구조를 나타내는 단면도이다.

*도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판2 : BOX층

3 : 실리콘층4 : SOI 기판

5aa∼5dd : 소자분리 절연막

6a, 35a, 35b, 50a, 50b : NMOSFET

6b, 13b, 35c, 50c, 50d : MOS 커패시터

7a, 36a, 36b, 51a, 51b : 게이트 산화막

7b, 36c, 51c, 51d : 커패시터 유전체막

8a, 37a, 37b, 52a, 52b : 게이트전극

8b, 37c, 52c, 52d : 커패시터 상부전극

10, 23, 25, 27, 210, 40, 42, 44, 46, 47 : 포토레지스트

11,12, 24, 26, 41, 43, 45 : P형 불순물

13a : PMOSFET20 : 실리콘기판

21 : P형 웰22 : N형 웰

38, 30 : N형 불순물57 : 저전압회로

58 : 고전압회로60 : 소자분리 절연막

61 : 완전분리부

본 발명중 제1 국면에 기재의 반도체장치는, 지지기판과, 절연층과, 소정도전형으로 제1 농도의 반도체층이 이 순서대로 적층된 SOI 기판과, SOI 기판의 제1 소자형성영역 내에 형성되고, 반도체층의 주표면상에 형성된 제1 게이트 절연막을 갖는 제1 MOSFET과, 제1 게이트 절연막의 아래쪽에서, 주표면에서 소정거리만큼 이격한 깊이보다도 깊은 부분의 반도체층 내에 형성된, 소정도전형의 제1 불순물 도입영역과, SOI 기판의 제2 소자형성영역 내에 형성되고, 주표면상에 형성된 제1 커패시터 유전체막을 갖는 제1 MOS 커패시터를 구비하고, 제1 불순물 도입영역은, 불순물 농도가 제1 농도보다도 높은 제2 농도의, 제1 불순물 농도분포를 가지고 있고, 제1 커패시터 유전체막의 아래쪽에서, 반도체층은, 불순물 농도가, 적어도, 주표면에서 소정거리를 이격한 깊이로부터, 반도체층과 절연층과의 접촉면에 도달하기까지의 부분에 걸쳐, 깊이방향으로 균일하며 또한 제1 농도의, 제2 불순물 농도분포를 가지고 있는 있다.

또한, 본 발명중 제2 국면에 기재의 반도체장치는, 제1 국면에 기재의 반도체장치에 있어서, 제2 불순물 농도분포에서, 불순물 농도가, 주표면에서 접촉면에 도달하기까지의 전체에 걸쳐, 깊이방향으로 균일하며 또한 제1 농도인 것을 특징으로 하는 것이다.

또한, 본 발명중 제3 국면에 기재의 반도체장치는, 제1 국면에 기재의 반도체장치에 있어서, 제1 게이트 절연막의 아래쪽에서, 제1 불순물 도입영역보다도 얕게 주표면 내에 형성된, 소정도전형의 제2 불순물 도입영역과, 제1 커패시터 유전체막의 아래쪽에서, 제1 불순물 도입영역보다도 얕게 주표면 내에 형성된, 소정도전형의 제3 불순물 도입영역을 더 구비하는 것을 특징으로 하는 것이다.

또한, 본 발명중 제4 국면에 기재의 반도체장치는, 제1 국면에 기재의 반도체장치에 있어서, SOI 기판의 제3 소자형성영역 내에 형성되고, 주표면상에 형성된 제2 게이트 절연막을 갖는 제2 MOSFET와, 제2 게이트 절연막의 아래쪽에서, 주표면에서 소정거리만큼 이격한 깊이보다도 깊은 부분의 반도체층 내에 형성된, 소정도전형의 제2 불순물 도입영역과, SOI 기판의 제4 소자형성영역 내에 형성되고, 주표면상에 형성된 제2 커패시터 유전체막을 갖는 제2 MOS 커패시터를 더 구비하며, 제1 MOSFET은, 제1 전압으로 구동되는 제1 반도체회로에 포함되는 MOSFET이고, 제1 MOS 커패시터는, 제1 반도체회로에 접속된 MOS 커패시터이며, 제2 MOSFET은, 제1 전압보다도 높은 제2 전압으로 구동되는 제2 반도체회로에 포함되는 MOSFET이고, 제2 MOS 커패시터는, 제2 반도체회로에 접속된 MOS 커패시터이며, 제2 불순물 도입영역은, 불순물 농도가 제1 농도보다도 높은 제2 농도의, 제3 불순물 농도분포를 가지고 있고, 제2 커패시터 유전체막의 아래쪽에서, 반도체층은, 불순물 농도가, 적어도, 주표면에서 소정거리를 이격한 깊이로부터, 반도체층과 절연층과의 접촉면에 도달하기까지의 부분에 걸쳐, 깊이방향으로 균일하며 또한 제1 농도의, 제4 불순물 농도분포를 가지고 있는 것을 특징으로 하는 것이다.

또한, 본 발명중 제5 국면에 기재의 반도체장치는, 제4 국면에 기재의 반도체장치에 있어서, 제1 반도체회로에 제1 전압을 공급하는 제1 전원과, 제2 반도체회로에 제2 전압을 공급하는 제2 전원과, 제1 및 제2 반도체회로에 공통으로 접속된 공통배선을 더 구비하고, 제1 MOS 커패시터는, 제1 전원과 공통배선과의 사이에접속되어 있으며, 제2 MOS 커패시터는, 제2 전원과 공통배선과의 사이에 접속되어 있는 것을 특징으로 하는 것이다.

또한, 본 발명중 제6 국면에 기재의 반도체장치는, 소정도전형으로 제1 농도의 반도체기판과, 반도체기판의 제1 소자형성영역 내에 형성되고, 반도체기판의 제1 주표면상에 형성된 게이트 절연막을 갖는 MOSFET와, 게이트 절연막의 아래쪽에서의 제1 주표면 내에 형성된, 소정도전형의 불순물 도입영역과, 반도체기판의 제2 소자형성영역 내에 형성되고, 제1 주표면상에 형성된 커패시터 유전체막을 갖는 MOS 커패시터를 구비하며, 불순물 도입영역은, 불순물 농도가 제1 농도보다도 높은 제2 농도의, 제1 불순물 농도분포를 가지고 있고, 커패시터 유전체막의 아래쪽에서, 반도체기판은, 불순물 농도가, 제1 주표면으로부터, 제1 주표면의 반대측의 제2 주표면에 도달하기까지의 전체에 걸쳐, 깊이방향으로 균일하며 동시에 제1 농도의, 제2 불순물 농도분포를 가지고 있는 것이다.

또한, 본 발명중 제7 국면에 기재의 반도체장치의 제조방법은, (a) 게이트 절연막을 갖는 MOSFET가 형성될 예정의 제1 소자형성영역과, 커패시터 유전체막을 갖는 MOS 커패시터가 형성될 예정의 제2 소자형성영역을 가지며, 지지기판과, 절연층과, 소정도전형의 반도체층이 이 순서대로 적층된 SOI 기판을 준비하는 공정과, (b) 제2 소자형성영역을 제1 마스크재로 덮어 제1 불순물을 주입함으로써, 주표면에서 소정거리만큼 이격한 깊이보다도 깊은 부분의, 제1 소자형성영역에서의 반도체층 내에, 소정도전형의 제1 불순물 도입영역을 형성하는 공정과, (c) 공정 (b)보다도 후에 실행되고, 제1 소자형성영역에서의 주표면상에, 게이트 절연막을 형성하는 공정과, (d) 공정 (b)보다도 후에 실행되고, 제2 소자형성영역에서의 주표면상에, 커패시터 유전체막을 형성하는 공정을 구비하는 것이다.

또한, 본 발명중 제8 국면에 기재의 반도체장치의 제조방법은, 제7 국면에 기재의 반도체장치의 제조방법에 있어서, (e) 공정 (d)보다도 전에 실행되고, 제2 소자형성영역을 제2 마스크재로 덮어 제1 소자형성영역 내에 제2 불순물을 주입함으로써, 소정도전형의 제2 불순물 도입영역을, 제1 불순물 도입영역보다도 얕게 주표면 내에 형성하는 공정을 더 구비하는 것을 특징으로 하는 것이다.

또한, 본 발명중 제9 국면에 기재의 반도체장치의 제조방법은, (a) 게이트 절연막을 갖는 MOSFET가 형성될 예정의 제1 소자형성영역과, 커패시터 유전체막을 갖는 MOS 커패시터가 형성될 예정의 제2 소자형성영역을 갖는, 소정도전형의 반도체기판을 준비하는 공정과, (b) 제2 소자형성영역을 제1 마스크재로 덮어 제1 불순물을 주입함으로써, 제1 소자형성영역에서의 반도체기판 내에, 소정도전형의 웰영역을 형성하는 공정과, (c) 제2 소자형성영역을 제2 마스크재로 덮어 제2 불순물을 주입함으로써, 제1 소자형성영역에서의 반도체기판의 주표면 내에, 소정도전형의 채널도프영역을 형성하는 공정과, (d) 공정 (b) 및 (c)보다도 후에 실행되고, 제1 소자형성영역에서의 주표면상에, 게이트 절연막을 형성하는 공정과, (e) 공정 (b) 및 (c)보다도 후에 실행되고, 제2 소자형성영역에서의 주표면상에, 커패시터 유전체막을 형성하는 공정을 구비하는 것이다.

(발명의 실시예)

실시예 1

도 1은, 본 발명의 실시예 1에 관한 반도체장치의 구조를 나타내는 단면도이다. 본 실시예 1에 관한 반도체장치는, SOI 기판(4)과, 부분분리형의 소자분리 절연막(5a∼5c)과, NMOSFET(6a)와, MOS 커패시터(6b)를 구비하고 있다. MOS 커패시터(6b)는, 예를 들면 디커플링(decoupling) 커패시터로서 사용되고 있다. SOI 기판(4)은, 실리콘기판(1)과, BOX층(2)과, P형의 실리콘층(3)이 이 순서대로 적층된 구조를 가지고 있다. 실리콘층(3)의 불순물 농도 P0은, 1E15cm^-3정도이다. 소자분리 절연막(5a∼5c)은, 실리콘층(3)의 상면 내에 부분적으로 형성되어 있다. 소자분리 절연막(5a∼5c)은, 트렌치형 또는 LOCOS형의 소자분리 절연막이다.

NMOSFET(6a)는, 소자분리 절연막(5a, 5b)에 의해 규정되는 제1 소자형성영역 내에 형성되어 있다. NMOSFET(6a)는, 게이트 산화막(7a)과, 게이트전극(8a)과, N+형의 쌍을 이루는 소스·드레인영역(9a)을 가지고 있다. 게이트 산화막(7a)은, 실리콘층(3)의 상면상에 형성되어 있다. 게이트전극(8a)은, 게이트 산화막(7a) 상에 형성되어 있다. 소스·드레인영역(9a)은, 게이트 산화막(7a)의 아래쪽의 채널형성영역을 사이에 끼워, 실리콘층(3) 내에 형성되어 있다.

MOS 커패시터(6b)는, 소자분리 절연막(5b, 5c)에 의해 규정되는 제2 소자형성영역 내에 형성되어 있다. MOS 커패시터(6b)는, 실리콘층(3)의 상면상에 형성된 커패시터 유전체막(7b)과, 커패시터 유전체막(7b) 상에 형성된 커패시터 상부전극(8b)을 가지고 있다. 커패시터 유전체막(7b)은, 게이트 산화막(7a)보다도 높은 신뢰성이 요구되는 막이다. 여기서, 절연막으로서 「신뢰성」이란, 절연막에인가되는 스트레스 또는 그 축적에 의해서도, 그 절연막의 절연성이 파괴하는 것이 없는 성질을 의미한다. 신뢰성을 나타내는 척도로 해서는, MTBF(평균고장간격)이나 MTTF(평균고장시간) 등이 있다.

커패시터 유전체막(7b)을 사이에 끼워 커패시터 상부전극(8b)에 대향하는 부분의 실리콘층(3)은, MOS 커패시터(6b)의 커패시터 하부전극으로서 기능한다. 또한, MOS 커패시터(6b)는, P+형의 쌍을 이루는 콘택영역(9b)을 가지고 있다. 콘택영역(9b)은, 커패시터 하부전극으로서 기능하는 부분의 실리콘층(3)을 사이에 끼워, 실리콘층(3) 내에 형성되어 있다.

소자분리 절연막(5a)의 바닥면과 BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3) 내에는, 이온주입에 의해, 소자분리를 위한 P형 불순물이 주입되어 있다. 이 P형 불순물이 주입되어 있는 부분의 실리콘층(3)의 불순물 농도 P1은, 1E17∼2E18cm^-3정도이다. 마찬가지로, 도 1에서 소자분리 절연막(5b)의 좌측 1/2의 바닥면(NMOSFET(6a)에 접하는 측의 1/2의 바닥면)과, BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3) 내에는, P형 불순물이 불순물 농도 P1로 주입되어 있다.

또한, 이때의 이온주입에 기인하여, 게이트 산화막(7a)의 아래쪽에서, BOX 층(2)과의 계면부근에서의 실리콘층(3) 내에는, P형 불순물이 주입되어 있다. 한편, 커패시터 유전체막(7b)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다.

게이트 산화막(7a)의 아래쪽에서, 실리콘층(3)의 상면 내에는, 이온주입에의해, NMOSFET(6a)의 임계치 전압을 설정하기 위한 P형 불순물이 주입되어 있다. 즉, P형의 채널도프영역이 형성되어 있다. 이 P형 불순물이 주입되어 있는 부분의 실리콘층(3)의 불순물 농도 P3은, 1E16∼1E18cm^-3정도이다. 또한, 이때의 이온주입에 기인하여, 커패시터 유전체막(7b)의 아래쪽에서, 실리콘층(3)의 상면 내에는, P형 불순물이 불순물 농도 P3으로 주입되어 있다.

도 2(도 2a, 도 2b)는, 게이트 산화막(7a)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일(도 2a)과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일(도 2b)을 나타내는 도면이다. 도 2에 나타내는 바와 같이, 본 실시예 1에 관한 반도체장치에서는, 게이트 산화막(7a)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일이, 서로 다르다. 도 2a에 나타내는 바와 같이, 게이트 산화막(7a)의 아래쪽에서, 실리콘층(3)은, 불순물 농도 P0보다도 높은 불순물 농도 P2, P3의 불순물 프로파일을 가지고 있다. 또한, 도 2b에 나타내는 바와 같이, 커패시터 유전체막(7b)의 아래쪽에서, 실리콘층(3)은, 실리콘층(3)의 상면(깊이 0)에서 소정거리를 이격한 깊이로부터, 실리콘층(3)과 BOX층(2)과의 접촉면에 도달하기까지의 부분에 걸쳐, 불순물 농도가 P0으로 균일한 불순물 프로파일을 가지고 있다.

도 3∼도 6은, 본 발명의 실시예 1에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다. 도 3을 참조하여, 우선, SOI 기판(4)을 준비한다. 다음에, 주지의 트렌치 분리기술 또는 LOCOS 분리기술에 의해, 실리콘층(3)의 상면 내에 소자분리 절연막(5a∼5c)을 형성한다. 도 3에 나타내는 바와 같이,실리콘층(3)의 상면상에는, 소자분리 절연막(5a∼5c)을 형성할 때에 실리콘 질화막의 하지막으로서 기능하는, 실리콘 산화막(150)을 남긴다.

도 4를 참조하여, 다음에, 사진제판법에 의해, 제2 소자형성영역을 덮어 포토레지스트 10을 형성한다. 도 4에서 소자분리 절연막(5b)의 우측 1/2의 상면 및 소자분리 절연막(5c)의 상면은, 포토레지스트(10)에 의해 덮어져 있다. 다음에, 포토레지스트(10)를 주입마스크로 사용하여, 이온주입법에 의해, BOX층(2)과의 계면부근에서의 실리콘층(3) 내에 도달할 수 있는 비교적 높은 에너지로, P형 불순물(11)을 실리콘층(3) 내에 깊게 주입한다. P형 불순물(11)은, 소자분리 절연막(5a, 5b) 및 제1 소자형성영역에서의 실리콘 산화막(150)을 통해, 실리콘층(3) 내에 주입된다. 이것에 의해, 실리콘층(3) 내에, 불순물 농도 P1, P2의 불순물 주입영역이 형성된다. 그 후, 포토레지스트(10)를 제거한다.

도 5를 참조하여, 다음에, 이온주입법에 의해, 비교적 낮은 에너지로, P형 불순물(12)을 실리콘층(3)의 상면 내에 얕게 주입한다. P형 불순물(12)은, 제1 및 제2 소자형성영역에서의 실리콘 산화막(150)을 통해서, 실리콘층(3) 내에 주입된다. 이것에 의해, 소자분리 절연막(5a∼5c)이 형성되어 있지 않은 부분의 실리콘층(3)의 상면 내에, 불순물 농도 P3의 불순물 주입영역이 형성된다. 그 후, 플루오르화수소산을 사용한 웨트에칭법에 의해, 실리콘 산화막(150)이 제거된다.

도 6을 참조하여, 다음에, 열산화법에 의해, 제1 및 제2 소자형성영역에서의 실리콘층(3)의 상면상에, 3.5nm 정도의 막두께의 실리콘 산화막을 형성한다. 다음에, CVD법에 의해, 전체면에 폴리실리콘막을 형성한다. 다음에, 사진제판법 및 이방성 드라이에칭법에 의해 이 폴리실리콘막을 패터닝함으로써, 게이트전극(8a) 및 커패시터 상부전극(8b)을 형성한다. 게이트전극(8a)의 밑으로는 게이트 산화막(7a)이 형성되어 있고, 커패시터 상부전극(8b)의 밑으로는 커패시터 유전체막(7b)이 형성되어 있다. 게이트 산화막(7a)은, 제1 소자형성영역에서의 실리콘층(3)의 상면상에 형성되어 있고, 커패시터 유전체막(7b)은, 제2 소자형성영역에서의 실리콘층(3)의 상면상에 형성되어 있다.

그 후, 사진제판법 및 이온주입법에 의해 실리콘층(3) 내에 부분적으로 N형 불순물을 주입함으로써, 소스·드레인영역(9a)을 형성한다. 이때의 이온주입에 의해, 게이트전극(8a) 내에도 N형 불순물이 주입된다. 또한, 사진제판법 및 이온주입법에 의해 실리콘층(3) 내에 부분적으로 P형 불순물을 주입함으로써, 콘택영역(9b)을 형성한다. 이때의 이온주입에 의해, 커패시터 상부전극(8b) 내에도 P형 불순물이 주입된다. 이상의 공정에 의해, 도 1에 나타낸 구조를 얻을 수 있다.

도 7은, 본 실시예 1에 관한 반도체장치의 변형예를 나타내는 단면도이다. 상기한 설명에서는, NMOSFET(6a)가 형성되어 있는 경우의 예에 관해서 기술했지만, 도 7에 나타내는 바와 같이, NMOSFET 6a 대신에 PMOSFET 13a가 형성되어 있어도 된다. PMOSFET(13a)는, P+형의 소스·드레인영역(9a)과, P+형의 게이트전극(8a)을 가지고 있다.

또한, 상기한 설명에서는, P+형의 콘택영역(9b)을 갖는 MOS 커패시터(6b)가 형성되어 있는 경우의 예에 대하여 기술했지만, MOS 커패시터 6b 대신에, N+형의 콘택영역(9b)을 갖는 MOS 커패시터 13b가 형성되어 있어도 된다. MOS커패시터(13b)는, N+형의 상부전극(8b)을 가지고 있다.

도 7에 나타낸 반도체장치에서는, 도 1에 나타낸 반도체장치에서의 불순물 농도 P1, P2, P3의 불순물 주입영역 대신에, 불순물 농도 N1, N2, N3의 불순물 주입영역이 각각 형성되어 있다.

이와 같이 본 실시예 1에 관한 반도체장치 및 그 제조방법에 의하면, 도 4에 나타낸 바와 같이, 제2 소자형성영역을 덮어 포토레지스트(10)를 형성한 후, 이 포토레지스트(10)를 주입마스크로 사용하여, 실리콘층(3) 내에 P형 불순물(11)이 이온주입된다. 상기한 대로 P형 불순물(11)은 비교적 높은 에너지로 이온주입되므로, P형 불순물(11)의 이온주입에 의해 실리콘층(3)은 큰 손상을 받는다. 그리고, 이 손상은, 그 후에 실리콘층(3)의 상면상에 형성되는 절연막의 신뢰성을 저하시키는 원인이 된다. 그렇지만, 본 실시예 1에 관한 반도체장치의 제조방법에 의하면, P형 불순물(11)을 이온주입할 때는, 제2 소자형성영역을 덮어 포토레지스트(10)가 미리 형성되어 있다. 따라서, P형 불순물(11)의 이온주입에 의해 제2 소자형성영역에서의 실리콘층(3)이 손상을 받지는 않는다. 그 결과, 그 후에 제2 소자형성영역에서의 실리콘층(3)의 상면상에 형성되는 커패시터 유전체막(7b)의 신뢰성을 높일 수 있다.

(실시예 2)

도 8은, 본 발명의 실시예 2에 관한 반도체장치의 구조를 나타내는 단면도이다. 또한, 도 9(도 9a, 도 9b)는, 게이트 산화막(7a)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일(도 9a)과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘층(3)의 불순물 프로파일(도 9b)을 나타내는 도면이다. 도 8에 나타내는 바와 같이, 커패시터 유전체막(7b)의 아래쪽에서, 실리콘층(3)의 상면 내에는, 불순물 농도 P3의 불순물 주입영역이 형성되어 있지 않다. 그 결과, 도 9b에 나타내는 바와 같이, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 상면으로부터 바닥면에 걸쳐 모든 깊이에 대하여, 실리콘층(3)의 원래의 불순물 농도 P0이다. 본 실시예 2에 관한 반도체장치의 그 밖의 구조는, 도 1에 나타낸 상기 실시예 1에 관한 반도체장치의 구조와 동일하다.

도 10은, 본 발명의 실시예 2에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다. 상기 실시예 1에 관한 반도체장치의 제조방법에서는, 도 4에 나타낸 포토레지스트(10)가 제거된 후에, 도 5에 나타낸 공정에서 P형 불순물(12)이 이온주입되었다. 이것에 대하여, 본 실시예 2에 관한 반도체장치의 제조방법에서는, 도 10에 나타내는 바와 같이, 포토레지스트(10)를 제거하기 전에, P형 불순물(12)의 이온주입을 행한다. 즉, 포토레지스트(10)를 주입마스크로 사용하여, 실리콘층(3)의 상면 내에 P형 불순물(12)을 이온주입한다.

도 11은, 본 실시예 2에 관한 반도체장치의 변형예를 나타내는 단면도이다. 도 11에 나타내는 바와 같이, NMOSFET 6a 대신에 PMOSFET 13a가 형성되어 있어도 되며, 또한, MOS 커패시터 6b 대신에 MOS 커패시터 13b가 형성되어 있어도 된다. 도 1, 8에 나타낸 MOS 커패시터(6b)에서는, 상부전극(커패시터 상부전극(8b))의 도전형과, 하부전극(실리콘층(3))의 도전형이 동일(어느 것이나 P형)했었다. 이것에 대하여, 도 11에 나타낸 MOS 커패시터(13b)에서는, 상부전극의 도전형(N형)과 하부전극의 도전형(P형)이 서로 다르다.

이와 같이 본 실시예 2에 관한 반도체장치 및 그 제조방법에 의하면, P형 불순물(11)의 이온주입에 기인하여 제2 소자형성영역에서의 실리콘층(3)이 손상을 받을 뿐만 아니라, P형 불순물(12)의 이온주입에 기인하여 제2 소자형성영역에서의 실리콘층(3)이 손상을 받는 것도 회피할 수 있다. 그 때문에, 상기 실시예 1과 비교하여, 커패시터 유전체막(7b)의 신뢰성을 더욱 높일 수 있다.

(실시예 3)

도 12는, 본 발명의 실시예 3에 관한 반도체장치의 구조를 나타내는 단면도이다. 본 실시예 3에 관한 반도체장치는, 불순물 농도 P0의 P형의 실리콘기판(20)과, 소자분리 절연막(5a∼5e)과, NMOSFET(61a)와, PMOSFET(6c)와, MOS 커패시터(6b, 6d)를 구비하고 있다. 실리콘기판(20)은, SOI 기판이 아닌 기판(「벌크기판」이라고도 호칭되고 있음)이다. NMOSFET 6a는, 소자분리 절연막(5a, 5b)에 의해 규정되는 제1 소자형성영역 내에 형성되어 있다. MOS 커패시터 6b는, 소자분리 절연막(5b, 5c)에 의해 규정되는 제2 소자형성영역 내에 형성되어 있다. PMOSFET 6c는, 소자분리 절연막(5c, 5d)에 의해 규정되는 제3 소자형성영역 내에 형성되어 있다. MOS 커패시터 6d는, 소자분리 절연막(5d, 5e)에 의해 규정되는 제4 소자형성영역 내에 형성되어 있다.

제1 소자형성영역에서의 실리콘기판(20)의 상면 내에는, 불순물 농도 P2의 P형 웰(21)이 형성되어 있다. NMOSFET(6a)의 소스·드레인영역(9a)은, P형 웰(21)내에 형성되어 있다. 제3 소자형성영역에서의 실리콘기판(20)의 상면 내에는, 불순물농도 N2의 N형 웰(22)이 형성되어 있다. PMOSFET(6c)의 소스·드레인영역(9c)은, N형 웰(22)내에 형성되어 있다. 제2 및 제4 소자형성영역에서의 실리콘기판(20)내에는, P형 웰(21) 및 N형 웰(22)은 형성되어 있지 않다.

도 13(도 13a, 도 13b)은, 게이트 산화막(7a)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일(도 13a)과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일(도 13b)을 나타내는 도면이다. 도 13에 나타내는 바와 같이, 본 실시예 3에 관한 반도체장치에서는, 게이트 산화막(7a)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일이, 서로 다르다. 도 13a에 나타내는 바와 같이, 게이트 산화막(7a)의 아래쪽에서의, 실리콘기판(20)은, 불순물 농도 P0보다도 높은 불순물 농도 P2, P3의 불순물 프로파일을 가지고 있다. 또한, 도 13b에 나타내는 바와 같이, 도 13b에 나타내는 바와 같이, 커패시터 유전체막(7b)의 아래쪽에서, 실리콘기판(20)은, 실리콘기판(20)의 상면(깊이 0)에서 소정거리를 이격한 깊이로부터, 실리콘기판(20)의 바닥면에 도달하기까지의 부분에 걸쳐, 불순물 농도가 P0으로 균일한 불순물 프로파일을 가지고 있다.

도 14∼도 18은, 본 발명의 실시예 3에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다. 도 14를 참조하여, 우선, 실리콘기판(20)을 준비한다. 다음에, 실리콘기판(20)의 상면 내에, 소자분리 절연막(5a∼5e)을 형성한다. 도 14에 나타내는 바와 같이, 실리콘기판(20)의 상면상에는, 소자분리 절연막(5a∼5e)을 형성할 때에 실리콘 질화막의 하지막으로서 기능하는, 실리콘 산화막(150)이 남겨져 있다.

도 15를 참조하여, 다음에, 사진제판법에 의해, 제2∼제4 소자형성영역을 덮어 포토레지스트 23을 형성한다. 다음에, 포토레지스트(23)를 주입마스크로 사용하여, 이온주입법에 의해, P형 불순물(24)을 비교적 높은 에너지로 실리콘기판(20)내에 주입한다. 이것에 의해, 제1 소자형성영역에서의 실리콘기판(20)의 상면 내에, 불순물 농도 P2의 P형 웰(21)이 비교적 깊게 형성된다. 그 후, 포토레지스트(23)를 제거한다.

도 16을 참조하여, 다음에, 사진제판법에 의해, 제3 및 제4 소자형성영역을 덮어 포토레지스트 25를 형성한다. 다음에, 포토레지스트(25)를 주입마스크로 사용하여, 이온주입법에 의해, NMOSFET(6a)의 임계치 전압을 설정하기 위한 P형 불순물(26)을, 비교적 낮은 에너지로 실리콘기판(20) 내에 주입한다. 이것에 의해, 제1 및 제2 소자형성영역에서의 실리콘기판(20)의 상면 내에, 불순물 농도 P3의 불순물 주입영역이 비교적 얕게 형성된다. 그 후, 포토레지스트(25)를 제거한다.

도 17을 참조하여, 다음에, 사진제판법에 의해, 제1, 제2 및 제4 소자형성영역을 덮어 포토레지스트 27을 형성한다. 다음에, 포토레지스트(27)를 주입마스크로 사용하여, 이온주입법에 의해, N형 불순물(28)을 비교적 높은 에너지로 실리콘기판(20) 내에 주입한다. 이것에 의해, 제3 소자형성영역에서의 실리콘기판(20)의 상면 내에, 불순물 농도 N2의 N형 웰(22)이 비교적 깊게 형성된다. 그 후, 포토레지스트(27)를 제거한다.

도 18을 참조하여, 다음에, 사진제판법에 의해, 제1 및 제2 소자형성영역을덮어 포토레지스트 29를 형성한다. 다음에, 포토레지스트(29)를 주입마스크로 사용하여, 이온주입법에 의해, PMOSFET(6c)의 임계치 전압을 설정하기 위한 N형 불순물(30)을, 비교적 낮은 에너지로 실리콘기판(20) 내에 주입한다. 이것에 의해, 제3 및 제4 소자형성영역에서의 실리콘기판(20)의 상면 내에, 불순물 농도 N3의 불순물 주입영역이 비교적 얕게 형성된다. 그 후, 포토레지스트(29)를 제거한다.

그 후, 상기 실시예 1에 관한 반도체장치의 제조방법과 마찬가지로, 실리콘 산화막(150)의 제거공정과, 게이트 산화막(7a, 7c), 커패시터 유전체막(7b, 7d), 게이트전극(8a, 8c) 및 커패시터 상부전극(8b, 8d)의 형성공정과, 소스·드레인영역(9a, 9c) 및 콘택영역(9b, 9d)의 형성공정이 이 순서대로 실행됨으로써, 도 12에 나타낸 구조를 얻을 수 있다.

이와 같이 본 실시예 3에 관한 반도체장치 및 그 제조방법에 의하면, 도 15에 나타낸 바와 같이, 적어도 제2 및 제4 소자형성영역을 덮어 포토레지스트 23을 형성한 후, 이 포토레지스트(23)를 주입마스크로 사용하여, 실리콘기판(20) 내에 P형 불순물(24)이 이온주입된다. 또한, 도 17에 나타낸 바와 같이, 적어도 제2 및 제4 소자형성영역을 덮어 포토레지스트(27)를 형성한 후, 이 포토레지스트(27)를 주입마스크로 사용하여, 실리콘기판(20)내에 N형 불순물(28)이 이온주입된다. 따라서, P형 불순물(24) 및 N형 불순물(28)의 이온주입에 의해 제2 및 제4 소자형성영역에서의 실리콘기판(20)이 손상을 받지 않기 때문에, 커패시터 유전체막(7b, 7d)의 신뢰성을 높일 수 있다.

(실시예 4)

도 19는, 본 발명의 실시예 4에 관한 반도체장치의 구조를 나타내는 단면도이다. 또한, 도 20(도 20a, 도 20b)은, 게이트 산화막(7a)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일(도 20a)과, 커패시터 유전체막(7b)의 아래쪽에서의 실리콘기판(20)의 불순물 프로파일(도 20b)을 나타내는 도면이다. 도 19에 나타내는 바와 같이, 커패시터 유전체막(7b)의 아래쪽에서, 실리콘기판(20)의 상면 내에는, 불순물 농도 P3의 불순물 주입영역이 형성되어 있지 않다. 또한, 커패시터 유전체막(7d)의 아래쪽에서는, 실리콘기판(20)의 상면 내에는, 불순물 농도 N3의 불순물 주입영역이 형성되어 있지 않다. 그 결과, 도 20b에 나타내는 바와 같이, 커패시터 유전체막(7b, 7d)의 아래쪽에서의 실리콘기판(20)의 불순물 농도는, 실리콘기판(20)의 상면으로부터 바닥면에 걸쳐 모든 깊이에 관해서, 실리콘기판(20)의 원래의 불순물 농도 P0이다. 본 실시예 4에 관한 반도체장치의 그 밖의 구조는, 도 12에 나타낸 상기 실시예 3에 관한 반도체장치의 구조와 동일하다.

도 21, 22는, 본 발명의 실시예 4에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다. 상기 실시예 3에 관한 반도체장치의 제조방법에서는, 도 15에 나타낸 포토레지스트 23이 제거된 후에, 도 16에 나타낸 공정에서 포토레지스트 25가 형성되고, 그 후에 P형 불순물 26이 이온주입되었다. 이것에 대하여, 본 실시예 4에 관한 반도체장치의 제조방법에서는, 도 21에 나타내는 바와 같이, 포토레지스트 23을 제거하기 전에, P형 불순물 26의 이온주입을 행한다. 즉, 포토레지스트 25를 형성하지 않고, 포토레지스트 23을 주입마스크로 사용하여, 실리콘기판 20의 상면 내에 P형 불순물 26을 이온주입한다.

또한, 상기 실시예 3에 관한 반도체장치의 제조방법에서는, 도 17에 나타낸 포토레지스트 27이 제거된 후에, 도 18에 나타낸 공정에서 포토레지스트 29가 형성되고, 그 후에 N형 불순물 30이 이온주입되었다. 이것에 대하여, 본 실시예 4에 관한 반도체장치의 제조방법에서는, 도 22에 나타내는 바와 같이, 포토레지스트 27을 제거하기 전에, N형 불순물 30의 이온주입을 행한다. 즉, 포토레지스트 29를 형성하지 않고, 포토레지스트 27을 주입마스크로 사용하여, 실리콘기판 20의 상면 내에 N형 불순물 30을 이온주입한다.

이와 같이 본 실시예 4에 관한 반도체장치 및 그 제조방법에 의하면, P형 불순물(24) 및 N형 불순물(28)의 이온주입에 기인하여 제2 및 제4 소자형성영역에서의 실리콘기판(20)이 손상을 받을 뿐만 아니라, P형 불순물(26) 및 N형 불순물(30)의 이온주입에 기인하여 제2 및 제4 소자형성영역에서의 실리콘기판(20)이 손상을 받는 것도 회피할 수 있다. 그 때문에, 상기 실시예 3과 비교하여, 커패시터 유전체막(7b, 7d)의 신뢰성을 더욱 높일 수 있다.

(실시예 5)

도 23은, 본 발명의 실시예 5에 관한 반도체장치의 구조를 나타내는 단면도이다. 본 실시예 5에 관한 반도체장치는, SOI 기판(4)과, 부분분리형의 소자분리 절연막(5a∼5d)과, NMOSFET(35a, 35b)와, MOS 커패시터(35c)를 구비하고 있다. NMOSFET 35a는, 소자분리 절연막(5a, 5b)에 의해 규정되는 제1 소자형성영역 내에 형성되어 있다. NMOSFET 35a는 비교적 낮은 전압으로 구동되는 저전압회로를 구성하는 MOSFET이고, 3.5nm 정도의 막두께의 게이트 산화막 36a를 가지고 있다. NMOSFET 35a의 게이트전극 37a에는, 1.8V 정도의 게이트전압이 인가된다. 또한, NMOSFET 35a는, 쌍을 이루는 소스·드레인영역 38a를 가지고 있다.

NMOSFET 35b는, 소자분리 절연막(5b, 5c)에 의해 규정되는 제2 소자형성영역 내에 형성되어 있다. NMOSFET(35b)는, 비교적 높은 전압으로 구동되는 고전압회로를 구성하는 MOSFET이고, 게이트 산화막 36a보다도 높은 신뢰성이 요구되는 게이트 산화막 36b를 가지고 있다. 게이트 산화막 36b의 막두께는, 게이트 산화막 36a의 막두께보다도 크고, 7.5nm 정도이다. NMOSFET 35b의 게이트전극 37b에는, 게이트전극 37a에 인가되는 게이트전압보다도 높은, 3.3V 정도의 게이트전압이 인가된다. 또한, NMOSFET 35b는, 쌍을 이루는 소스·드레인영역 38b를 가지고 있다.

MOS 커패시터 35c는, 소자분리 절연막(5c, 5d)에 의해 규정되는 제3 소자형성영역 내에 형성되어 있다. MOS 커패시터 35c는, 커패시터 유전체막 36c와 커패시터 상부전극 37c를 가지고 있다. 커패시터 유전체막 36c는 게이트 산화막 36a보다도 높은 신뢰성이 요구되는 막이며, 커패시터 유전체막 36c의 막두께는 게이트 산화막 36b의 막두께와 동일하다. 단지, 커패시터 유전체막 36c의 막두께를, 게이트 산화막 36b의 막두께보다도 크게 해도 된다. 이 경우, 실리콘층(3)의 상면상에는, 서로 막두께가 다른 3종류의 절연막이 형성되게 된다. 또한, MOS 커패시터 35c는, 쌍을 이루는 콘택영역 38c를 가지고 있다.

소자분리 절연막(5a, 5b)의 바닥면과 BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3) 내에는, 이온주입에 의해, P형 불순물이 불순물 농도 P1로 주입되어 있다. 같이, 도 23에서 소자분리 절연막(5c)의 좌측 1/2의 바닥면(NMOSFET(35b)에 접하는 측의 1/2의 바닥면)과, BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3) 내에는, P형 불순물이 불순물 농도 P1로 주입되어 있다. 또한, 이때의 이온주입에 기인하여, 게이트 산화막(36a, 36b)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3) 내에는, P형 불순물이 불순물 농도 P2로 주입되어 있다. 한편, 커패시터 유전체막(36c)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물농도 P0이다.

게이트 산화막 36a의 아래쪽에서, 실리콘층(3)의 상면 내에는, 이온주입에 의해, NMOSFET 35a의 임계치 전압을 설정하기 위한 P형 불순물이 불순물 농도 P3으로 주입되어 있다.

게이트 산화막 36b의 아래쪽에서, 실리콘층(3)의 상면 내에는, 이온주입에 의해, NMOSFET 35b의 임계치 전압을 설정하기 위한 P형 불순물이 불순물 농도 P4로 주입되어 있다. 불순물 농도 P4는, 불순물 농도 P3보다도 낮다. 또한, 이때의 이온주입에 기인하여, 커패시터 유전체막 36c의 아래쪽에서, 실리콘층(3)의 상면 내에는, P형 불순물이 불순물 농도 P4로 주입되어 있다.

도 24∼도 30은, 본 발명의 실시예 5에 관한 반도체장치의 제조방법을 공정순서대로 나타내는 단면도이다. 도 24를 참조하여, 우선, SOI 기판(4)을 준비한 후, 소자분리 절연막(5a∼5d)을 형성한다. 상기 실시예 1과 마찬가지로, 실리콘층(3)의 상면상에는 실리콘 산화막(150)이 남겨져 있다.

도 25를 참조하여, 다음에, 사진제판법에 의해, 제3 소자형성영역을 덮어 포토레지스트 40을 형성한다. 다음에, 포토레지스트(40)를 주입마스크로 사용하여, 이온주입법에 의해, BOX층(2)과의 계면부근에서의 실리콘층(3) 내에 도달할 수 있는 비교적 높은 에너지로, P형 불순물(41)을 실리콘층(3) 내에 깊게 주입한다. 이것에 의해, 제1 및 제2 소자형성영역에서의 실리콘층(3) 내에, 불순물 농도 P1, P2의 불순물 주입영역이 형성된다. 그 후, 포토레지스트(40)를 제거한다.

도 26을 참조하여, 다음에, 사진제판법에 의해, 제2 및 제3 소자형성영역을 덮어 포토레지스트 42를 형성한다. 다음에, 포토레지스트(42)를 주입마스크로 사용하여, 이온주입법에 의해, 비교적 낮은 에너지로, P형 불순물(43)을 실리콘층(3)의 상면 내에 얕게 주입한다. 이것에 의해, 제1 소자형성영역에서의 실리콘층(3)의 상면 내에, 불순물 농도 P3의 불순물 주입영역이 형성된다. 그 후, 포토레지스트(42)를 제거한다.

도 27을 참조하여, 다음에, 사진제판법에 의해, 제1 소자형성영역을 덮어 포토레지스트 44를 형성한다. 다음에, 포토레지스트(44)를 주입마스크로 사용하여, 이온주입법에 의해, 비교적 낮은 에너지로, P형 불순물(45)을 실리콘층(3)의 상면 내에 얕게 주입한다. 이것에 의해, 제2 및 제3 소자형성영역에서의 실리콘층(3)의 상면 내에, 불순물 농도 P4의 불순물 주입영역이 형성된다. 그 후, 포토레지스트(44) 및 실리콘 산화막(150)을 제거한다.

도 28을 참조하여, 다음에, 열산화법에 의해, 제1∼제3 소자형성영역에서의 실리콘층(3)의 상면상에, 실리콘 산화막(39a∼39c)을 형성한다.

도 29를 참조하여, 다음에, 사진제판법 및 에칭법에 의해 실리콘 산화막 39a를 제거함으로써, 제1 소자형성영역에서의 실리콘층(3)의 상면을 노출한다. 다음에, 열산화법에 의해, 제1 소자형성영역에서의 실리콘층(3)의 상면상에, 실리콘 산화막 36a를 형성한다. 이 열산화에 의해 실리콘 산화막 39b, 39c의 막두께가 증대하여, 실리콘 산화막 36b, 36c가 형성된다.

도 30을 참조하여, 다음에, 전체면에 형성한 폴리실리콘막을 패터닝함으로써, 게이트전극(37a, 37b) 및 커패시터 상부전극(37c)을 형성한다. 그 후, 사진제판법 및 이온주입법에 의해, N형 불순물 및 P형 불순물을 실리콘층(3) 내에 부분적으로 주입함으로써, 소스·드레인영역(38a, 38b) 및 콘택영역(38c)을 형성한다. 이상의 공정에 의해, 도 23에 나타낸 구조를 얻을 수 있다.

이와 같이 본 실시예 5에 관한 반도체장치 및 그 제조방법에 의하면, 도 25에 나타낸 바와 같이, 제3 소자형성영역을 덮어 포토레지스트 40을 형성한 후, 이 포토레지스트(40)를 주입마스크로 사용하여, 실리콘층(3)내에 P형 불순물(41)이 이온주입된다. 따라서, P형 불순물(41)의 이온주입에 의해 제3 소자형성영역에서의 실리콘층(3)이 손상을 받지 않기 때문에, 커패시터 유전체막 36c의 신뢰성을 높일 수 있다.

또한, 게이트 산화막 36b의 막두께가, 게이트 산화막 36a의 막두께보다도 크기 때문에, 게이트 산화막 36a와 비교하여, 게이트 산화막 36b 및 커패시터 유전체막 36c의 신뢰성을 높일 수 있다.

(실시예 6)

도 31은, 본 발명의 실시예 6에 관한 반도체장치의 구조를 나타내는 단면도이다. 게이트 산화막 36b의 아래쪽에서, 실리콘층(3)내에는, 불순물 농도 P2의 불순물 주입영역이 형성되어 있지 않다. 그 결과, 게이트 산화막 36b의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다. 또한, 도 31에서 소자분리 절연막(5b)의 우측 1/2의 바닥면(NMOSFET(35b)에 접하는 측의 1/2의 바닥면)과, BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다. 또한, 소자분리 절연막(5c)의 바닥면과 BOX층(2)의 상면 사이에 끼워져 있는 부분의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다. 본 실시예 6에 관한 반도체장치의 그 밖의 구조는, 도 23에 나타낸 상기 실시예 5에 관한 반도체장치의 구조와 동일하다.

도 32는, 본 발명의 실시예 6에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다. 상기 실시예 5에 관한 반도체장치의 제조방법에서는, 도 25에 나타낸 공정에서, 제3 소자형성영역을 덮는 포토레지스트 40이 형성되었다. 본 실시예 6에 관한 반도체장치의 제조방법에서는, 포토레지스트 40 대신에, 도 32에 나타낸 바와 같이, 제2 및 제3 소자형성영역을 덮는 포토레지스트 46을 형성한다. P형 불순물(41)은, 포토레지스트(46)를 주입마스크로 사용하여, 이온주입된다.

이와 같이 본 실시예 6에 관한 반도체장치 및 그 제조방법에 의하면, P형 불순물(41)의 이온주입에 의해 제2 소자형성영역에서의 실리콘층(3)이 손상을 받지 않는다. 그 때문에, 상기 실시예 5와 비교하면, 게이트 산화막 36b의 신뢰성을 높일 수 있다.

(실시예 7)

도 33은, 본 발명의 실시예 7에 관한 반도체장치의 구조를 나타내는 단면도이다. 커패시터 유전체막(36c)의 아래쪽에서, 실리콘층(3)의 상면 내에는, 불순물 농도 P4의 불순물 주입영역이 형성되어 있지 않다. 그 결과, 커패시터 유전체막 36c의 아래쪽에서, 실리콘층(3)의 상면부근에서의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0이다. 본 실시예 7에 관한 반도체장치의 그 밖의 구조는, 도 23에 나타낸 상기 실시예 5에 관한 반도체장치의 구조와 동일하다.

도 34는, 본 발명의 실시예 7에 관한 반도체장치의 제조방법의 일공정을 나타내는 단면도이다. 상기 실시예 5에 관한 반도체장치의 제조방법에서는, 도 27에 나타낸 공정에서, 제1 소자형성영역을 덮는 포토레지스트 44가 형성되었다. 본 실시예 7에 관한 반도체장치의 제조방법에서는, 포토레지스트 44 대신에, 도 34에 나타낸 바와 같이, 제1 및 제3 소자형성영역을 덮는 포토레지스트 47을 형성한다. P형 불순물(45)은, 포토레지스트(47)를 주입마스크로 사용하여 이온주입된다.

이와 같이 본 실시예 7에 관한 반도체장치 및 그 제조방법에 의하면, P형 불순물(41)의 이온주입에 기인하여 제3 소자형성영역에서의 실리콘층(3)이 손상을 받을 뿐만 아니라, P형 불순물(45)의 이온주입에 기인하여 제3 소자형성영역에서의 실리콘층(3)이 손상을 받는 것도 회피할 수 있다. 그 때문에, 상기 실시예 5와 비교하여, 커패시터 유전체막(36c)의 신뢰성을 더욱 높일 수 있다.

도 35는, 본 실시예 7에 관한 반도체장치의 변형예를 나타내는 단면도이다. 이 변형예는, 상기 실시예 6과 본 실시예 7을 조합함으로써 실현되어 있다. 상기실시예 5에 관한 반도체장치와는 달리, 게이트 산화막(36b)의 아래쪽으로는, 불순물 농도 P2의 불순물 주입영역이 형성되어 있지 않다. 또한, 커패시터 유전체막(36c)의 아래쪽으로는, 불순물 농도 P4의 불순물 주입영역이 형성되어 있지 않다. 이것에 의해, 상기 실시예 6에 의한 효과와, 본 실시예 7에 의한 효과를 동시에 얻을 수 있다.

(실시예 8)

도 36은, 본 발명의 실시예 8에 관한 반도체장치의 구조를 나타내는 단면도이다. 본 실시예 8에 관한 반도체장치는, SOI 기판(4)과, 부분분리형의 소자분리 절연막(5a∼5e)과, NMOSFET(50a, 50b)와, MOS 커패시터(50c, 50d)를 구비하고 있다. NMOSFET 50a는 제1 소자형성영역 내에 형성되어 있고, NMOSFET 50b는 제2 소자형성영역 내에 형성되어 있고, MOS 커패시터 50c는 제8 소자형성영역 내에 형성되어 있으며, MOS 커패시터 50d는 제4 소자형성영역 내에 형성되어 있다.

NMOSFET 50a는 저전압회로를 구성하는 MOSFET이고, NMOSFET 50b는 고전압회로를 구성하는 MOSFET이다. 본 실시예 8에 관한 반도체장치에서는, 디바이스의 동작의 안정화를 도모하기 위해, 저전압회로에 대응하는 MOS 커패시터 50c와, 고전압회로에 대응하는 MOS 커패시터 50d가 개별로 형성되어 있다. MOS 커패시터 50c는 저전압회로에 접속되어 있고, MOS 커패시터 50d는 고전압회로에 접속되어 있다.

게이트 산화막 51b 및 커패시터 유전체막 51c, 51d는, 게이트 산화막 51a보다도 높은 신뢰성이 요구되는 막이다. 게이트 산화막 51b 및 커패시터 유전체막 51d의 막두께는, 게이트 산화막 51a의 막두께보다도 크다．

제1 및 제2 소자형성영역에서의 실리콘층(3)의 바닥부에 P형 불순물을 이온주입할 때에, 제3 및 제4 소자형성영역이 포토레지스트로 덮어진다. 그 결과, 커패시터 유전체막(51c, 51d)의 아래쪽에서, BOX층(2)과의 계면부근에서의 실리콘층(3)의 불순물 농도는, 실리콘층(3)의 원래의 불순물 농도 P0으로 되어 있다.

변형예로서, 제1 소자형성영역에서의 실리콘층(3)의 상부에 P형 불순물을 이온주입할 때에, 적어도 제3 소자형성영역을 포토레지스트에 의해서 덮어도 된다. 이것에 의해, 커패시터 유전체막 51c의 아래쪽으로 불순물 농도 P3의 불순물 주입영역이 형성되는 것을, 회피할 수 있다.

또한, 제2 소자형성영역에서의 실리콘층(3)의 상부에 P형 불순물을 이온주입할 때에, 적어도, 제4 소자형성영역을 포토레지스트에 의해 덮어도 된다. 이것에 의해, 커패시터 유전체막 51d의 아래쪽으로 불순물 농도 P4의 불순물 주입영역이 형성되는 것을, 회피할 수 있다.

도 37은, 본 실시예 8에 관한 반도체장치가 적용된 회로의 제1 예를 나타내는 회로도이다. 저전압 회로(57) 및 고전압회로(58)에는, 도 36에 나타낸 NMOSFET 50a 및 NMOSFET 50b가 각각 포함되어 있다. 저전압회로 57에는, 비교적 낮은 전원전위를 공급하는 전원 55가 접속되어 있다. 고전압회로 58에는, 비교적 높은 전원전위를 공급하는 전원 56이 접속되어 있다. 저전압회로(57) 및 고전압회로(58)에는, GND 전위를 주는 공통배선이 접속되어 있다. MOS 커패시터 50c는, 전원 55와 공통배선과의 사이에 접속되어 있고, 저전압회로(57)용의 디커플링 커패시터로서 기능한다. MOS 커패시터 50d는, 전원 56과 공통배선과의 사이에 접속되어 있으며,고전압회로(58)용의 디커플링 커패시터로서 기능한다.

도 38은, 본 실시예 8에 관한 반도체장치가 적용된 회로의 제2 예를 나타내는 회로도이다. 도 38에 나타낸 회로에는, 2개의 전원(55, 56)이 설치되어 있을 뿐만 아니라, 1개의 전원(56)만이 설치되어 있다. 저전압회로(57)에는, 전원(56)의 전원전위를 고전압회로(58)에 의해 다운 컨버트한 전위가, 공급되어 있다. 즉, 도 38에 나타낸 회로에서는, 고전압회로(58)가 저전압회로(57)용의 전원으로서 기능하고 있다.

이와 같이 본 실시예 8에 관한 반도체장치 및 그 제조방법에 의하면, 저전압회로(57)용의 MOS 커패시터(50c)와, 고전압회로(58)용의 MOS 커패시터(50d)가 개별로 형성된 반도체 집적회로에 있어서, 이온주입에 기인하는 실리콘층(3)의 손상을 억제 또는 회피하는 것에 의해, 커패시터 유전체막(51c, 51d)의 신뢰성을 높일 수 있다. 그 결과, 반도체 집적회로의 커패시터부의 신뢰성, 나아가서는 반도체 집적회로 자체의 신뢰성을 향상할 수 있다.

(실시예 9)

도 39는, 본 발명의 실시예 9에 관한 반도체장치의 구조를 나타내는 단면도이다. 상기 실시예 1, 2, 5∼8에서는, SOI 기판(4)의 실리콘층(3)의 상면 내에, 부분분리형의 소자분리 절연막(5a∼5e)이 형성되어 있었다. 이것에 대하여 본 실시예 9에 관한 반도체장치에서는, 도 39에 나타내는 바와 같이, 부분분리형의 소자분리 절연막 5a∼5e 대신에, 소자분리 절연막 5aa∼5dd가 형성되어 있다. 소자분리 절연막(5aa∼5dd)의 바닥면은, BOX층(2)의 상면에 접촉되어 있다. 이러한 구조의 소자분리 절연막은, 「완전분리형의 소자분리 절연막」이라 호칭되고 있다.

이와 같이 본 실시예 9에 관한 반도체장치에 의하면, 완전분리형의 소자분리 절연막(5aa∼5dd)을 형성함으로써, 상기 실시예 1, 2, 5∼8에 관한 반도체장치와 비교하여, 소자사이의 분리효과를 높일 수 있다.

(실시예 10)

상기 실시예 1, 2, 5∼8에서는, 커패시터부에서는 소자분리를 위한 불순물 주입을 행하지 않음으로써, 커패시터 유전체막의 신뢰성의 향상이 도모되고 있었다. 그렇지만, 상기 실시예 1, 2, 5∼8에서는 부분분리형의 소자분리 절연막(5a∼5e)이 채용되어 있었기 때문, 반도체소자의 레이아웃에 따라서는, 회로의 문제가 생길 가능성이 있었다. 예를 들면 도 11에 나타낸 바와 같이, PMOSFET(13a)와, N형의 콘택영역(9b)을 갖는 MOS 커패시터(13b)가 서로 인접하여 형성되어 있는 경우에는, P+-N1-P01-N+형의 기생사이리스터 구조가 실리콘층(3) 내에 형성되므로, 래치업이 발생할 가능성이 있었다. 그래서 본 실시예 10에서는, 이러한 문제의 발생을 회피할 수 있는 반도체장치를 제안한다.

도 40은, 예를 들면 도 11을 기초로 하여, 본 발명의 실시예 10에 관한 반도체장치의 구조를 나타내는 단면도이다. PMOSFET 18a와 MOS 커패시터 13b와의 사이에는, 부분분리형의 소자분리 절연막 5b 대신에, 소자분리 절연막 60이 형성되어 있다. 소자분리 절연막(60)의 바닥면의 일부에는 BOX층(2)의 상면에 접촉하는 완전분리부(61)가 형성되어 있고, 소자분리 절연막(60)은, 완전분리형의 소자분리 절연막으로서 기능한다.

이와 같이 본 실시예 10에 관한 반도체장치에 의하면, 서로 인접하는 MOSFET와 MOS 커패시터와의 사이에는, 완전분리형의 소자분리 절연막(60)이 형성되어 있다. 따라서, 가령 PMOSFET과 N형의 콘택영역을 갖는 MOS 커패시터와가 서로 인접하여 형성되어 있는 경우이어도, 기생사이리스터 구조가 형성되지 않기 때문에, 래치업의 발생을 회피할 수 있다.

또한, 상기 실시예 1∼10의 설명에서는, MOSFET 및 MOS 커패시터의 구조를 간략화하여 도시했다. 그러나, MOSFET이나 MOS 커패시터에 한정하지 않고 기판의 주표면상에 형성된 절연막의 신뢰성을 향상하기 위해, 절연막이 형성될 예정의 영역의 아래쪽으로 위치하는 부분의 기판내에서, 이온주입에 기인하는 기판의 손상을 억제 또는 회피하는 것이다. 그 때문에, LDD구조(또는 익스텐션 구조)나 실리사이드 구조가 채용된 반도체장치 및 그 제조방법에 관해서도, 본원 발명을 적용하는 것은 가능하다.

도 41은, 본 발명의 실시예 1∼10에 관한 반도체장치의 변형예를 나타내는 단면도이다. 게이트전극(8a) 및 커패시터 상부전극(8b)의 각 측면에는, 측벽(65a, 65b)이 각각 형성되어 있다. 게이트전극(8a) 및 커패시터 상부전극(8b)의 각 상면에는, 실리사이드층(66a, 66b)이 각각 형성되어 있다. 소스·드레인영역(9a) 및 콘택영역(9b)은, 익스텐션 영역(68a, 69a)을 각각 가지고 있다. 소스·드레인영역(9a) 및 콘택영역(9b)의 각 상면에는, 실리사이드층(67a, 67)이 각각 형성되어 있다.

본 발명중 제1, 3 국면에 관한 것에 의하면, 제1 농도가 반도체층의 원래의 불순물 농도인 경우, 반도체장치의 제조방법은 이하의 공정을 구비한다. 즉, 제2 소자형성영역을 덮어 포토레지스트를 형성하고, 이 포토레지스트를 주입마스크로 사용하여 반도체층의 바닥부내에 불순물을 이온주입함으로써, 제1 소자형성영역에서의 반도체층 내에 제1 불순물 도입영역을 형성하는 공정을 구비한다. 따라서, 이 이온주입에 의해 제2 소자형성영역에서의 반도체층이 손상을 받지 않기 때문에, 그 후에 제2 소자형성영역에서의 반도체층의 주표면상에 형성되는 제1 커패시터 유전체막의 신뢰성을 높일 수 있다.

또한, 본 발명중 제2 국면에 관한 것에 의하면, 제1 농도가 반도체층의 원래의 불순물 농도인 경우, 반도체장치의 제조공정에서, 제2 소자형성영역 내에는 불순물이 이온주입되지 않는다. 따라서, 이온주입에 의해 제2 소자형성영역에서의 반도체층이 손상을 받지 않기 때문에, 제1 커패시터 유전체막의 신뢰성을 더욱 높일 수 있다.

또한, 본 발명중 제4 국면에 관한 것에 의하면, 제1 농도가 반도체층의 원래의 불순물 농도인 경우, 반도체장치의 제조방법은 이하의 공정을 구비한다. 즉, 제2 및 제4 소자형성영역을 덮어 포토레지스트를 형성하고, 이 포토레지스트를 주입마스크로 사용하여 반도체층의 바닥부내에 불순물을 이온주입함으로써, 제1 및 제3 소자형성영역에서의 반도체층 내에 제1 및 제2 불순물 도입영역을 각각 형성하는 공정을 구비한다. 따라서, 이 이온주입에 의해 제2 및 제4 소자형성영역에서의반도체층이 손상을 받지 않기 때문에, 그 후에 제2 및 제4 소자형성영역에서의 반도체층의 주표면상에 각각 형성되는 제1 및 제3 커패시터 유전체막의 신뢰성을 높일 수 있다.

또한, 본 발명중 제5 국면에 관한 것에 의하면, 디커플링 커패시터로서 기능하는 제1 및 제2 MOS 커패시터의 제1 및 제2 커패시터 유전체막의 신뢰성을 높일 수 있다.

또한, 본 발명중 제6 국면에 관한 것에 의하면, 제1 농도가 반도체기판의 원래의 불순물 농도인 경우, 반도체장치의 제조방법은 이하의 공정을 구비한다. 즉, 제2 소자형성영역을 덮어 포토레지스트를 형성하고, 이 포토레지스트를 주입마스크로 사용하여 반도체기판의 제1 주표면 내에 불순물을 이온주입함으로써, 제1 소자형성영역에서의 반도체기판 내에 불순물 도입영역을 형성하는 공정을 구비한다. 따라서, 이 이온주입에 의해 제2 소자형성영역에서의 반도체기판이 손상을 받지 않기 때문에, 그 후에 제2 소자형성영역에서의 반도체기판의 제1 주표면상에 형성되는 커패시터 유전체막의 신뢰성을 높일 수 있다.

또한, 본 발명중 제7 국면에 관한 것에 의하면, 제1 불순물의 주입공정에 의해 제2 소자형성영역에서의 반도체층이 손상을 받지 않는다. 그 결과, 그 후에 제2 소자형성영역에서의 반도체층의 주표면상에 형성되는 커패시터 유전체막의 신뢰성을 높일 수 있다.

또한, 본 발명중 제8 국면에 관한 것에 의하면, 제2 불순물의 주입공정에 의해 제2 소자형성영역에서의 반도체층이 손상을 받지 않는다. 그 결과, 그 후에 제2소자형성영역에서의 반도체층의 주표면상에 형성되는 커패시터 유전체막의 신뢰성을 더욱 높일 수 있다.

또한, 본 발명중 제9 국면에 관한 것에 의하면, 제1 및 제2 불순물의 주입공정에 의해 제2 소자형성영역에서의 반도체기판이 손상을 받지 않는다. 그 결과, 그 후에 제2 소자형성영역에서의 반도체기판의 주표면상에 형성되는 커패시터 유전체막의 신뢰성을 높일 수 있다.

Claims

지지기판과, 절연층과, 소정 도전형으로 제1 농도의 반도체층이 이 순서대로 적층된 SOI 기판과,

상기 SOI 기판의 제1 소자형성영역 내에 형성되고, 상기 반도체층의 주표면상에 형성된 제1 게이트 절연막을 갖는 제1 MOSFET와,

상기 제1 게이트 절연막의 아래쪽에서, 상기 주표면에서 소정거리만큼 이격된 깊이보다도 깊은 부분의 상기 반도체층 내에 형성된, 상기 소정 도전형의 제1 불순물 도입영역과,

상기 SOI 기판의 제2 소자형성영역 내에 형성되고, 상기 주표면 상에 형성된 제1 커패시터 유전체막을 갖는 제1 MOS 커패시터를 구비하며,

상기 제1 불순물 도입영역은, 불순물 농도가 상기 제1 농도보다도 높은 제2 농도의 제1 불순물 농도분포를 가지고 있고,

상기 제1 커패시터 유전체막의 아래쪽에서, 상기 반도체층은, 불순물 농도가, 적어도, 상기 주표면에서 소정거리를 이격한 깊이로부터, 상기 반도체층과 절연층과의 접촉면에 도달하기까지의 부분에 걸쳐, 깊이방향으로 균일하며 상기 제1 농도의 제2 불순물 농도분포를 갖고 있는 것을 특징으로 하는 반도체장치.
소정 도전형으로 제1 농도의 반도체기판과,

상기 반도체기판의 제1 소자형성영역 내에 형성되고, 상기 반도체기판의 제1 주표면 상에 형성된 게이트 절연막을 갖는 MOSFET와,

상기 게이트 절연막의 아래쪽에서 상기 제1 주표면 내에 형성된, 상기 소정 도전형의 불순물 도입영역과,

상기 반도체기판의 제2 소자형성영역 내에 형성되고, 상기 제1 주표면 상에 형성된 커패시터 유전체막을 갖는 MOS 커패시터를 구비하며,

상기 불순물 도입영역은, 불순물 농도가 상기 제1 농도보다도 높은 제2 농도의 제1 불순물 농도분포를 가지고 있고,

상기 커패시터 유전체막의 아래쪽에서, 상기 반도체기판은 불순물 농도가 상기 제1 주표면으로부터 상기 제1 주표면의 반대측의 제2 주표면에 도달하기까지의 전체에 걸쳐, 깊이방향으로 균일하며 상기 제1 농도의 제2 불순물 농도분포를 갖고 있는 것을 특징으로 하는 반도체장치.
(a) 게이트 절연막을 갖는 MOSFET가 형성될 예정의 제1 소자형성영역과, 커패시터 유전체막을 갖는 MOS 커패시터가 형성될 예정의 제2 소자형성영역을 가지며, 지지기판과, 절연층과, 소정 도전형의 반도체층이 이 순서대로 적층된 SOI 기판을 준비하는 공정과,

(b) 상기 제2 소자형성영역을 제1 마스크재로 덮어 제1 불순물을 주입함으로써, 상기 주표면에서 소정거리만큼 이격된 깊이보다도 깊은 부분의 상기 제1 소자형성영역에서의 상기 반도체층 내에 상기 소정 도전형의 제1 불순물 도입영역을 형성하는 공정과,

(c) 상기 공정 (b)보다도 후에 실행되고, 상기 제1 소자형성영역에서의 상기 주표면 상에 상기 게이트 절연막을 형성하는 공정과,

(d) 상기 공정 (b)보다도 후에 실행되고, 상기 제2 소자형성영역에서의 상기 주표면 상에 상기 커패시터 유전체막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.
(a) 게이트 절연막을 갖는 MOSFET가 형성될 예정의 제1 소자형성영역과, 커패시터 유전체막을 갖는 MOS 커패시터가 형성될 예정의 제2 소자형성영역을 갖는, 소정 도전형의 반도체기판을 준비하는 공정과,

(b) 상기 제2 소자형성영역을 제1 마스크재로 덮어 제1 불순물을 주입함으로써, 상기 제1 소자형성영역에서의 상기 반도체기판 내에, 상기 소정도전형의 웰영역을 형성하는 공정과,

(c) 상기 제2 소자형성영역을 제2 마스크재로 덮어 제2 불순물을 주입함으로써, 상기 제1 소자형성영역에서의 상기 반도체기판의 주표면 내에 상기 소정도 전형의 채널도프영역을 형성하는 공정과,

(d) 상기 공정 (b) 및 (c)보다도 후에 실행되고, 상기 제1 소자형성영역에서의 상기 주표면 상에 상기 게이트 절연막을 형성하는 공정과,

(e) 상기 공정 (b) 및 (c)보다도 후에 실행되고, 상기 제2 소자형성영역에서의 상기 주표면 상에 상기 커패시터 유전체막을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체장치의 제조방법.