KR20030062480A - 연속 추정 레지스터에 의해 제어되는 디지털-아날로그변환기를 사용한 지연동기 루프 - Google Patents

Abstract

연속 추정 레지스터에 의해 제어되는 디지털-아날로그 변환기를 사용한 지연

동기 루프(DLL) 회로가 개시된다. 본 발명의 DLL 회로는 외부 클럭과 궤환 클럭의

위상을 비교하여, 외부 클럭과 궤환 클럭의 위상 차이에 대응하는 검출 신호를 발

생하는 위상 검출기; 검출 신호에 응답하여 제1 디지털 코드 워드를 발생하는 연속

추정 레지스터; 검출 신호에 응답하여 소정의 시작 디지털 코드 워드로부터 업/다

운 동작을 함으로써 제2 디지털 코드 워드를 발생하는 업-다운 카운터; 제1 디지털

코드 워드 또는 제2 디지털 코드 워드를 반영하는 디지털 제어 코드를 수신하여 아

날로그 출력 신호로 변환하는 디지털-아날로그 변환기; 및 아날로그 출력 신호를

반영하는 공급 전압에 따라 외부 클럭을 소정의 지연 시간만큼 지연하여 내부 클럭

을 발생하는 지연라인을 구비하며, 동기 상태에 이르기 전까지의 초기 동기 단계에

서는 상기 연속 추정 레지스터에 의해 제1 디지털 코드 워드가 발생되고, 동기 상

태에 이른 후에는 상기 업-다운 카운터에 의하여 제2 디지털 코드 워드가 발생되는

것을 특징으로 한다. 본 발명의 DLL에 의하면, 아날로그 DLL과 같은 좋은 지터 특

성을 가지면서 동기 시간이 빠른 효과가 있다.

Description

연속 추정 레지스터에 의해 제어되는 디지털-아날로그 변환기를 사용한 지연동기 루프{Delay-Locked Loop using Digital-to-Analog Converter controlled by Successive Approximation Register}

본 발명은 반도체 장치에 관한 것으로, 특히 반도체 장치에서 출력 데이터를클럭에 동기시키기 위한 지연동기루프(DLL)에 관한 것이다. VLSI(Very Large Scale Integration) 기술의 발달로 시스템의 동작 주파수가 빨라지고 회로의 고집적화가 이루어져 디지털 로직 게이트의 수가 급증함에 따라 클럭(clock)의 분배(distribution) 시간도 증가되고 있다. 칩 외부에 인가되는 클럭과 내부 로직의 클럭의 위상이 달라지게 되면 클럭 동기에 있어서 타이밍 제약을 받게 되어 오동작이 발생할 수 있다.

예를 들어 메모리 시스템이 400MHz에 동작하고 클럭의 상승 에지(rising edge)와 하강 에지(falling edge) 모두에서 데이터를 전송하면 유효 데이터 전송 레이트가 하나의 핀에 대하여 초당 800Mb, 즉 800Mb/s/pin이 된다. 이 때 데이터비트 시간은 1.25ns로 매우 짧은 시간이 된다. 이러한 엄격한 타이밍 요구를 만족 시키기 위해 인터페이스 회로에 외부 시스템 클럭과 내부 온칩(on-chip) 클럭간의 위상을 맞추어 주는 회로가 필요하게 된다.

외부 클럭과 내부 클럭의 위상을 맞추는 기능, 즉 클럭 배열(clock alignment) 기능은 위상 동기루프(Phase-locked loop, 이하 PLL이라 함)로도 가능하나 주파수 체배(multiplication)가 필요하지 않는 응용에서는 DLL의 사용이 선호된다. DLL은 안정도(stability) 문제가 없고 PLL에 비해 축적되는 지터량이 더 적으며 동기 시간도 빨라서 클럭 배열 기능에 널리 사용된다.

도 1은 종래 기술에 따른 아날로그 DLL의 개략적인 블록도이다. 이를 참조하면, 종래 기술에 따른 아날로그 DLL은 전압 제어 지연 라인(voltage controlled delay line, 110), 위상 검출기(phase detector, 120), 전하 펌프(charge pump), 루프 필터(loop filter)로 구성된다.

기준 클럭(Ref_clk)은 다수개의 가변 지연 버퍼가 직렬로 연결된 구조로 이루어진 지연라인(100)으로 입력되고 지연라인(110)의 출력(Clk)은 위상 검출기(120)로 입력되어 기준 클럭(Ref_clk)과 위상 차이를 검출하게 된다. 기준 클럭(Ref_clk)과 지연 라인(110)의 출력 클럭(Clk)의 위상차에 응답하여 위상 검출기(120)의 출력은 전하 펌프와 루프 필터(130)의 커패시터에 전하(capacitor)를 적분하게 된다. 루프 필터(130)의 커패시터의 제어 전압(VC)으로 지연 라인(110)을 제어하여 지연량을 가변하게 된다.

기준 클럭(Ref_clk)과 지연 라인(110)의 출력 클럭(Clk)간의 위상 차이를 없애 주려는 방향으로 루프에 네거티브 피드백(negative feedback)을 걸어 제어 전압(Vc)을 조절하게 한다.

아날로그 DLL은 미세한 위상 조절이 가능하고 지터 특성이 좋다. 아날로그 DLL의 지연라인은 주로 차동 증폭기로 구성되는데, 제어 전압(Vc)을 이용하여 차동 증폭기의 전류 소오스의 전류를 조절하여 지연량을 가변하기 때문에 직류 전류 소모가 발생하는 단점이 있다. 그리고, 아날로그 지연 소자의 특성에 매우 민감하기 때문에 전류 소오스의 포화 마아진(saturation margin)을 보장해 주어야 하는 등 설계의 복잡도가 높다. 또한 동기 정보가 루프 필터의 커패시터에 아날로그 정보로 저장되므로 커패시터의 누설 전류에 의해 동기 정보가 소실되고 동기에 걸리는 시간도 길어지는 단점이 있다.

상기와 같은 아날로그 DLL의 단점을 극복하기 위해 디지털 DLL이 제안되었다. 디지털 DLL은 디지털 씨모스(CMOS) 로직을 지연라인으로 사용하여 비교적 간단하게 구현될 수 있는데, 지연 라인을 제어하는데 사용되는 수단에 따라 여러 가지 종류로 나뉘게 된다. 종래의 대표적인 디지털 DLL로 쉬프트 레지스터(shift register)를 사용하여 지연 라인의 스테이지(stage)를 조절하여 지연량을 가변시키는 레지스터 제어 DLL(Register controlled DLL)이 제안되었다.

도 2는 종래 기술에 따른 디지털 DLL의 일종으로서 레지스터 제어 DLL을 나타내는 블록도이다. 이를 참조하면, 레지스터 제어 DLL은 크게 클럭 버퍼(260), 제1 지연라인(250) 및 출력 버퍼(270)로 이루어지는 데이터 경로와 폐루프로 구성된다. 폐루프는 제2 지연라인(240), 위상 검출기(220), 지연라인(240, 250)을 제어하는 쉬프트 레지스터(230), 그리고, 출력 버퍼(260), 클럭 버퍼(270)의 지연과 클럭 분배 지연을 보상하기 위한 복제(replica) 회로(210)로 구성되어 있다.

도 1의 아날로그 DLL과 비교하면 디지털 DLL은 전하 펌프와 루프 필터 대신 디지털 회로인 쉬프트 레지스터(230)로 지연라인(240, 250)을 제어하도록 되어 있다. 아날로그 DLL이 제어 전압으로 지연량을 제어한다면 레지스터 제어 DLL은 여러 단의 지연소자가 직렬로 연결되어 있는 지연라인의 스테이지 수를 조절하여 적절한 지연을 발생시키는 점이 크게 다르다. 또한 동기 정보를 쉬프트 레지스터(230)에 디지털 정보로 저장할 수 있어서 초기 동기 후 재 동기시에 빠르게 동기가 가능하다. 또한 디지털 회로를 사용하여 지연 라인을 구성함으로써, 정전류(static current)를 소모하지 않고 다이나믹 전류만 소모하는 장점이 있다.

도 3은 도 2에 도시된 쉬프트 레지스터 및 지연라인의 상세하게 도시하는 회로도이다. 이를 참조하면, 버퍼링된 외부 클럭(D_IN)이 입력단으로 입력되어 쉬프터 레지스터(230)의 논리 하이(H)인 낸드 게이트로 입력되어 낸드 게이트와 인버터로 이루어진 소정의 지연 시간을 갖는 다수 개의 지연 소자를 거쳐서 출력된다.

도 3에서 참조 부호 242로 표시된 선이 클럭(D_IN)의 진행 경로를 나타낸다. 지연량의 조절은 쉬프트 레지스터(230)가 왼쪽으로 쉬프트하면 지연량이 증가하게 되고 오른쪽으로 쉬프트하면 지연량이 감소하게 된다.

레지스터 제어 DLL의 단점으로는 동기시 가변할 수 있는 최소 지연 시간이 낸드 게이트와 인버터로 구성되는 단위 지연 소자에 의해 결정된다는 점이다. 즉, 동기 해상도(locing resolution)가 낸드 게이트와 인버터의 지연 시간이 되므로 매우 미세한 지연 조절이 가능한 아날로그 DLL과 비교해 볼 때, 지연 시간의 미세한 조절이 어려운 단점이 있다.

상기와 같이, 아날로그 DLL은 지터량이 적고 지연량의 미세한 조절이 가능한 반면, 직류 전류 소모가 발생하고, 설계가 복잡하며 동기에 걸리는 시간이 긴 단점이 있다. 한편, 디지털 DLL은 직류 전류 소모가 없고 동기 시간이 짧은 반면, 지터량이 많고 지연 시간의 미세한 조절이 어려운 단점이 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 아날로그 DLL의 단점과 디지

털 DLL의 단점을 보완하여 동기 시간이 빠르면서도 지터량이 적은 DLL을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 종래 기술에 따른 아날로그 지연 동기 루프(DLL)의 개략적인 블록도이다.

도 2는 종래 기술에 따른 디지털 DLL의 일종으로서 레지스터 제어 DLL을 나타내는 블록도이다.

도 3은 도 2에 도시된 쉬프트 레지스터 및 지연라인을 상세하게 도시하는 회로도이다.

도 4는 본 발명의 일 실시예에 따른 DLL에서 사용되는 이진 서치 알고리즘(binary search algorithm)을 설명하기 위한 도면이다.

도 5는 본 발명의 일 실시예에 따른 DLL을 나타내는 블록도이다.

도 6은 도 5에 도시된 위상 검출기의 동작을 설명하기 위한 타이밍도이다.

도 7은 도 5에 도시된 디지털-아날로그 변환기의 상세한 구성을 나타내는 회로도이다.

도 8은 도 5에 도시된 디코더의 변환예를 나타내는 테이블이다.

도 9는 도 5에 도시된 지연라인의 상세한 구성을 나타내는 도면이다.

도 10은 도 5에 도시된 레귤레이터의 상세한 구성을 나타내는 도면이다.

도 11은 본 발명의 일 실시예에 따른 DLL을 시뮬레이션한 결과를 보여주는 도면이다.

도 12는 본 발명의 일 실시예에 따른 DLL에서 시간에 따른 외부 클럭과 피드백 클럭의 위상 차이를 나타내는 도면이다.

상기 기술적 과제를 달성하기 위한 본 발명은 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(Delay-Loced Loop, 이하 DLL이라 함) 회로에 관한 것이다. 본 발명에 따른 DLL 회로는 상기 외부 클럭과 피드백 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 피드백 클럭의 위상 차이에 대응하는 검출 신호를 발생하는 위상 검출기; 상기 검출 신호에 응답하여 제1 디지털 코드 워드를 발생하는 연속 추정 레지스터; 상기 검출 신호에 응답하여 소정의 시작 디지털 코드 워드로부터 업/다운 동작을 함으로써 제2 디지털 코드 워드를 발생하는 업-다운 카운터; 상기 제1 디지털 코드 워드 또는 제2 디지털 코드 워드를 반영하는 디지털 제어 코드를 수신하여 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기; 및 상기아날로그 출력 신호를 반영하는 전압에 따라 상기 외부 클럭을 소정의 지연 시간만큼 지연하여 상기 내부 클럭을 발생하는 지연라인을 구비하며, 동기 상태에 이르기 전까지의 초기 동기 단계에서는 상기 연속 추정 레지스터에 의해 상기 제1 디지털 코드 워드가 발생되고, 동기 상태에 이른 후에는 상기 업-다운 카운터에 의하여 상기 제2 디지털 코드 워드가 발생되는 것을 특징으로 한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 일 실시예에 따른 DLL에서 사용되는 이진 서치 알고리즘(binary search algorithm)을 설명하기 위한 도면이다. 도 3에서는 제어 코드 워드(control code-word)가 3 비트인 것으로 가정된다.

본 발명의 일 실시예에 따른 DLL이 활성화되면, 초기에는 연속 추정 레지스터(successive approximation register, 이하 SAR이라 함)로 이진 서치 알고리즘 사용하여 동기 코드 워드를 찾게 된다.

먼저 SAR의 최상위 비트(MSB)를 '1'로 설정하고 나머지 비트들은 모두 '0'으로 설정한다(Step 0). 위상 검출기(도 4의 500)는 외부 클럭(Extclk)의 위상이 내부 클럭(Inclk)의 위상을 반영하는 피드백 클럭(fbclk)의 위상보다 빠른지(lead)늦은지(lag) 검사한다. 만약, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠르다(lead)면 SAR의 최상위 비트(MSB)는 '1' 그대로 두고, 느리다(lag)면 MSB를 '0'으로 바꾼다.

상기와 같이 MSB를 결정하는 방식으로 SAR의 나머지 비트들도 모두 결정된다. 즉, 다음 단계(Step 1)에서는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠른지(lead) 늦은지(lag) 검사하여, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠르다(lead)면 SAR의 두 번째 비트는 '1'이 되고,고, 느리다(lag)면 '0'이 된다. 마지막 단계(Step 2)에서는 SAR의 3번째 비트, 즉 최하위 비트가 상기와 같은 방법으로 설정된다.

도 4에서는 SAR에 설정되는 비트의 수가 3이므로, SAR의 설정 과정이 3단계로 이루어진다. 그러나, SAR에 설정되는 비트의 수, 즉 코드 워드의 비트수는 얼마든지 가변될 수 있다.

도 5는 본 발명의 일 실시예에 따른 DLL을 나타내는 블록도이다. 이를 참조하면, 본 발명의 일 실시예에 따른 DLL은 위상 검출기(500), SAR(510), 디지털-아날로그 변환기(digital-to-analog converter, 이하 DAC라 함)(520), 디코더(530), 업-다운 카운터(540) 및 지연라인(550)을 구비한다. 또한, 본 발명의 일 실시예에 따른 DLL은 레귤레이터(560), 직류 전압 발생기(570), 주파수 분주기(580), 멀티플렉서(590), 디멀티플렉서(600), 복제 회로(Replica, 610) 및 제어 회로(620)를 더 구비하는 것이 바람직하다.

위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상 차이를감지하여 검출 신호(COMP)를 출력한다. 즉, 위상 검출기(500)는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상보다 빠른지(lead) 늦은지(lag) 검사하여, 위상이 빠르면 하이레벨(H)의 검출 신호(COMP)를, 위상이 느리면 로우레벨(L)의 검출신호(COMP)를 발생한다. 검출 신호(COMP)는 디멀티플렉서(600)를 통하여 SAR(510) 또는 업-다운 카운터(540)로 입력된다. 디멀티플렉서(600)가 입력되는 검출 신호(COMP)를 SAR(510)로 입력시킬지 업-다운 카운터9540)으로 입력시킬지는 동기 상태인지를 나타내는 동기 신호(Lock)에 의해 제어된다.

위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 동기 상태를 검출하는 역할도 하며, 동기 상태인 경우, 위상 검출기(500)는 하이레벨(H)의 동기 신호(Lock)를 발생한다.

위상 검출기(500)는 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상을 비교함에 있어서 피드백 클럭(fbclk)을 약간 지연을 주어 동기 검출 윈도우(locking detecting widow)를 갖도록 구현하는 것이 바람직하다.

도 6은 도 5에 도시된 위상 검출기(500)의 동작을 설명하기 위한 타이밍도이다. 지연되지 않은 피드백 클럭(fbclk)을 제1 피드백 클럭(fbclk1)이라고 하고, 약간 지연된 피드백 클럭을 제2 피드백 클럭(fbclk2)라 하면, 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)에 의해 동기 검출 윈도우가 형성된다. 외부 클럭(Extclk)이 동기 검출 윈도우 내, 즉, 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2) 사이에 위치하면 동기 상태라고 할 수 있다.

위상 검출기(500)는 피드백 클럭(fbclk)의 상승 에지로서 외부 클럭(Extclk)을 샘플링(sampling)하여 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 위상이 모두 외부 클럭(Extclk)의 위상보다 늦으면 검출 신호(COMP)를 하이레벨(H)이 되게 하고, 반대로 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 위상이 외부 클럭(Extclk)의 위상보다 빠르면 검출 신호(COMP)를 로우레벨(L)이 되게 한다.

도 6을 참조하면, 도 6의 (a)는 피드백 클럭(fbclk)의 위상이 외부 클럭(Extclk)의 위상에 비하여 빠른 경우이다. 도 6의 (b)는 피드백 클럭(fbclk)의 위상이 외부 클럭(Extclk)의 위상에 비하여 늦은 경우이다. 그리고, 도 6의 (c)는 외부 클럭(Extclk)의 상승 에지가 제1 피드백 클럭(fbclk1)과 제2 피드백 클럭(fbclk2)의 상승 에지 사이에 위치하는 경우로서, 동기가 이루어진 상태이다.

도 6의 (c)와 같은 동기 상태가 이루어지면, 위상 검출기(500)는 DLL의 동기상태를 감지하여 동기 신호(Lock)를 하이레벨(H)로 한다.

SAR(510)은 상기 도 4에서 기술한 이진 서치 알고리즘을 수행한다. 다만,도 4에서는 SAR(510)에 설정되는 비트의 수가 3인 경우가 도시되나, 도 5에 되시되는 본 발명의 DLL에서는 SAR(510)에 설정되는 비트의 수가 8이다.

SAR(510)의 입력은 위상 검출기(500)로부터 출력되는 검출 신호(COMP)로서 1비트의 디지털 신호(COMP)이다. SAR(510)의 출력은 8비트의 디지털 코드 워드(WS)이다. 즉, SAR(510)의 출력 신호인 디지털 코드 워드(WS)는 8비트의 이진 신호이다. SAR(510)의 동작에 사용되는 클럭 주파수는 외부 클럭(Extclk)의 주파수를 6분주 시킨 클럭을 사용하였다. 외부 클럭(Extclk)을 6분주하기 위하여 주파수분주기(580)가 사용된다.

SAR(510)의 동작은 상기 기술한 바와 같이 먼저 SAR(510)의 최상위 비트(MSB)를 '1'로 설정하고 나머지 비트들은 모두 '0'으로 설정한다. 위상 검출기(500)로 입력되는 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상 보다 빨라서(lead) 검출 신호(COMP)가 하이레벨(H)이 되면 검출 신호(COMP)가 하이레벨(H)이 되면 최상위 비트(WS<7>)는 '1' 그대로 두고, 외부 클럭(Extclk)의 위상이 피드백 클럭(fbclk)의 위상 보다 느려서(lag) 검출 신호(COMP)가 논리 로우(L)가 되면 최상위 비트(WS<7>)는 '0'으로 바뀐다. 이 때 SAR(510)로부터 출력되는 코드 워드(WS<0:7>)는 [WS<7> 1 0 0 0 0 0 0]이 된다. 이와 같은 방법으로 나머지 하위 비트들도 결정된다.

SAR(510)의 동작은 리셋 신호(도시되지 않음)에 의해 제어되는 것이 바람직하다. 리셋 신호는 초기에는 로우레벨(L)로 있다가 반전 동작을 시작하는 첫 번째 6분주된 클럭 싸이클 후에 하이레벨(H)로 전환되어 SAR(510)로 하여금 동작하게 한다.

8비트의 SAR(510)과 외부 클럭(Extclk)으로부터 6분주된 클럭이 사용되는 경우, 코드 워드(WS)의 모든 비트들이 결정되는데 걸리는 시간은 8*6 = 48 외부 클럭 싸이클 시간이 된다. 부연하면 SAR(510)로써 동기 동작을 수행하는데 소요되는 시간이 48 외부 클럭(Extclk) 싸이클 시간 이내가 된다.

DAC(520)는 디지털 제어 코드(B<0:3>, C<0:14>)를 수신하여 아날로그의 출력 신호(Vc)를 출력하는 회로로서 DAC(520)의 상세한 구성은 도 7에 도시된다.

도 7을 참조하면, DAC(520)는 디지털 제어 코드의 19개의 비트들(B<0:3>, C<0:14>)을 차동(differential) 입력으로 수신하는데, 디지털 제어 코드(B<0:3>, C<0:14>) 중에서 C<0:14>는 디코더(530)를 거쳐 생성된 디코딩된 신호이고, B<0:3> 신호는 SAR(510)에서 출력되는 코드 워드(WS<0:7>) 또는 업-다운 카운터(540)에서 출력되는 코드 워드(WC<0:7>) 중에서 하위 4 비트의 신호이다.

하나의 차동쌍으로는 하나의 비트 및 이의 상보 비트가 입력된다. DAC(520)는 차동쌍으로 입력되는 각 디지털 비트(B<0:3>, C<0:14>)에 따라 피모스(PMOS) 전류 미러(current mirror)로 이루어진 출력단의 전류를 변화시켜 아날로그 출력 신호(Vc)의 전압 레벨을 조정하게 된다. 차동쌍의 엔모스(NMOS) 게이트로 입력되는 비트(B<0:3>, C<0:14>)가 하이레벨(H)이면 엔모스 트랜지스터가 턴온되어 전류가 증가되어, 출력단에 전류가 많이 흐르게 된다.

전류 소오스(current source)로 사용되는 엔모스 트랜지스터의 게이트로 입력되는 바이어스 전압(VBIAS)은 직류 전압 발생기(570)로부터 공급된다. 바이어스 전압(VBIAS)은 전류 소오스로 하여금 각 제어 코드 워드(B<0:3>, C<0:14>)의 자릿수에 따라 가중(weighting)된 전류를 흐르게 한다. 즉, 두 번째 비트(B<1>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류는 최하위 비트(B<0>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류에 비하여 두 배가 되고, 세 번째 비트(B<2>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류는 두 번째 비트(B<1>)가 입력되는 차동쌍의 전류 소오스에 흐르는 전류에 비하여 다시 두 배가 되며, 나머지도 이와 같다.

도 8은 도 5에 도시된 디코더(530)의 변환예를 나타내는 테이블이다. 이를 참조하면, 디코더(530)는 이진 코드(binary code)를 서모미터 코드(thermometer code)로 변환하는 이진-써모미터 코드(Binary-to-Thermometer code) 디코더이다. 도 7에는 3비트의 이진 코드(B7, B6, B5)를 7비트의 써모미터 코드(C7~C0)로 변환하는 예가 도시된다.

이를 참조하면, 디코더(530)는 3비트의 이진 코드(B7, B6, B5)가 '000', '001', '010', ..., '111' 일 때, 이들을 각각 '0000000', '0000001', '0000011', ..., '1111111'의 써모미터 코드(C7~C0)로 변환한다.

DAC(520)에서 디지털 코드가 변할 때 클럭 피드-쓰루(clock feed-through) 현상이나 엔모스의 전하 주입(charge injection)으로 인한 잡음이 발생하여 아날로그 출력의 선형성이 나빠지게 된다. 예를 들면 도 7에서 이진 코드가 '011'에서 '100'으로 증가할 때 이진수로는 가장 나쁜 경우인 3개의 비트들이 동일한 순간에 전환(transition)된다. 그 순간 출력의 글리치(glitch)가 가장 많이 발생하게 되므로 서모미터 코드로 변환하여 한 비트씩 변화하도록 만든다.

특히, 써모미터 코드를 디지털 코드 중에서 전류 변화가 큰 상위 4비트들(B<4:7>)에 적용하여 DAC(520) 출력의 글리치를 최소화하여 비선형성을 최소화하도록 설계하였다. 디코더(530)는 n(1이상의 자연수) 비트를 수신하여 2n-1 비트의 출력을 생성한다.

업-다운 카운터(540)는 디지털 코드 워드(WC)를 하나씩 증가 또는 감소시키는 역할을 한다. 본 발명의 일 실시예에 따른 DLL은 SAR(510)로써 초기 동기 동작을 수행하다가 동기 상태에 이르면, 그 때의 SAR(510)의 출력인 디지털 코드 워드(WS)를 업-다운 카운터(540)의 초기 코드 워드(WC)로 설정한다. 따라서, 업-다운 카운터(540)는 초기에 설정된 코드 워드(WC)를 가지고 업 또는 다운 동작을 하도록 구현된다.

위상 검출기(500)는 동기 상태를 감지하여 SAR(510)에 의해 결정된 그 때의 디지털 코드 워드(WC)를 업-다운 카운터(540)의 초기 코드 워드(WC)로 설정하도록 한다. 제어 블록(620)은 위상 검출기(500)로부터 출력되는 동기 신호(Lock)를 수신하여, 동기 신호(Lock)가 하이레벨이면, 전달 신호(Trans)를 출력한다. 전달 신호(Trans)에 응답하여 전송 게이트(TG)가 턴온되면서, SAR(510)에 의해 출력되는 디지털 코드 워드(WC)가 업-다운 카운터(540)의 초기 코드 워드(WC)로 전달되어 설정된다.

상기와 같이, 업-다운 카운터(540)가 초기 코드 워드(WC)로 설정되면 그 때부터 DAC(520)는 업-다운 카운터(540)에서 출력되는 디지털 코드 워드(WC)에 의해 제어된다. 즉, 본 발명의 일 실시예에 따른 DLL이 동기 상태에 이르기까지는 DAC(520)는 SAR(510)에서 출력되는 코드 워드(WS)에 의해 제어되다가, 그 이후에는 DAC(520)는 업-다운 카운터(540)에서 출력되는 코드 워드(WC)에 의해 제어된다.이와 같이, 두 개의 코드 워드(WS, WC)를 선택적으로 DCA(520) 및 디코더(530)에 입력시키기 위하여 멀티플렉서(590)가 사용된다.

위상 검출기(500)에 의해 동기 신호(Lock)가 하이레벨(H)이 되면, SAR(510)에 의해 DAC(520)가 제어되던 것이 중단되고, SAR(510)에 래치된 디지털 코드워드(WS)가 업-다운 카운터(540)에 설정되어 업-다운 카운터(540)로써 DAC(520)가 제어됨으로써 동기 동작이 지속적으로 이루어지게 된다.

지연 라인(550)은 DAC(520)의 출력 신호(Vc)에 응답하여 내부 클럭(Inclk)의 위상을 조절하는 역할을 한다. 즉, 지연 라인(550)은 DAC(520)의 출력 신호(Vc)에 따라 입력되는 외부 클럭(Extclk)을 지연시켜 내부 클럭(Inclk)을 발생한다. 바람직하기로는, DAC(520)의 출력 신호(Vc)를 레귤레이팅한 신호를 지연라인(550)으로 입력한다. 따라서, 지연 라인(550)은 DAC(520)의 출력 신호(Vc)를 레귤레이팅한 신호인 조정 공급 전압(Vcp)에 의해 제어되는 지연 라인(Regulated Supply Voltage Controlled Delay Line)인 것이 바람직하다.

지연라인(550)의 상세한 구성은 도 9에 도시된다. 이를 참조하면, 지연라인(550)은 다수개의 버퍼(551~55n)를 포함한다.

기존의 조정된 공급 전압에 의해 제어되는 지연 라인과 오실레이터는 공급 전압으로서 전원 전압(Vdd)을 사용하는 캐스캐이드(cascade) 버퍼를 사용하였다.

그런데, 본 발명의 일 실시예에 따른 DLL에 사용되는 지연라인(550)은 가상 공급 전압(virtual supply voltage)인 조정 공급 전압(Vcp)을 사용하여 지연을 발생시키는 버퍼(551~55n)로 구성된다. 여기서, 버퍼(551~55n)는 차동 지연 소자로 구현되는 것이 바람직하다. 버퍼(551~55n)를 차동 지연소자로 구현함으로써, 공급 전압과 기판 잡음(substrate noise)에 영향을 덜 받는다.

레귤레이터(560)는 DAC(520)의 출력 신호(Vc)를 조정하여 지연라인(550)에 필요한 가상 공급 전압(Vcp)을 생성하는 역할을 한다. 레귤레이터(560)의 상세한구성은 도 10에 도시된다.

레귤레이터(560)는 입력 전압(IN)에 트래킹(tracking) 되도록 출력 전압(Vcp)을 조절한다. 입력 전압(IN)은 DAC(520)의 출력 신호(Vc)이고, 출력 전압은 가상 공급 전압(Vcp)이다.

레귤레이터(550)는 네거티브 피드백(Negative feedback)을 사용하여 출력 전압(Vcp)가 입력 전압(IN) 보다 높게 되면 피모스(PMOS) 트랜지스터의 게이트 전압이 올라가서 피모스 트랜지스터에 흐르는 전류를 작게 함으로써, 전압은 전류와 저항의 곱이라는 오옴(Ohm)의 법칙에 따라 출력 전압(Vcp)이 내려가도록 한다.

도 9의 지연라인(550)에서 가상 공급 전압(Vcp)이 올라가면 지연라인(550)의 지연량이 감소하게 되고 반대로 가상 공급 전압(Vcp)이 내려가게 되면 지연라인(550)의 지연량이 증가하게 된다.

지연라인(550)에서 발생되는 내부 클럭(Inclk)은 복제 회로(replica, 610)를 거쳐 피드백 클럭(fbclk)으로서 위상 검출기(500)로 입력된다.

복제 회로(replica, 610)는 지연라인(550)에서 발생되는 내부 클럭(Inclk)이 분배되기 위해 거치는 경로 상에 발생되는 지연을 보상하기 위한 회로이다. 따라서, 복제 회로(replica, 610)에서의 지연량은 내부 클럭(Inclk)이 분배되는 경로의 지연과 동일한 것이 바람직하다.

본 발명의 일 실시예에 따른 DLL은 초기 동기 동작시에 SAR(도 5의 510)로 구현된 이진 서치 알고리즘을 이용하여 동기 싸이클 시간을 빠르게 하는 것이 가능하다. 또한 본 발명의 일 실시예에 따른 DLL은 조정 공급 전압(Vcp)에 의해 제어되는 지연라인(550)을 사용함으로써, 정전류의 소모는 없애고 다이나믹 전류만 소모하도록 하며, 아날로그 DLL처럼 미세한 지연 조절이 가능하다.

DLL이 동기 동작을 수행할 때 내부 조건 특히, 온도가 변할 수 있다. 반도체 칩 내부의 접합 온도(junction temperature)가 변하면 동기 코드 워드가 몇 비트씩 바뀔 수 있는데, 본 발명의 DLL에서는 업-다운 카운터(도 5의 540)를 이용하여 인접한 코드 워드로 변하도록 함으로써, 갑자기 코드 워드가 크게 변하는 것을 방지한다.

그리고, 외부 클럭(Extclk)의 주파수를 6분주하여 SAR(도 5의 510)나 업-다운 카운터(도 5의 540)를 동작시켜 SAR(510)나 업-다운 카운터(540) 타이밍 버짓(timing budget)을 줄일 수 있다.

도 5를 다시 참조하여, 본 발명의 일 실시예에 따른 DLL의 동작을 전체적으로 기술하면 다음과 같다.

위상 검출기(500)는 지연라인(550)에서 생성된 내부 클럭(Inclk)이 복제 회로(610)를 거쳐 피드백되는 피드백 클럭(fbclk)의 위상을 외부 클럭(Extclk)의 위상과 비교하여 비교 결과인 검출 신호(COMP)를 초기 동기 과정에서는 SAR(510)로 입력하여 SAR(510)를 구동하여 디지털 코드 워드(WS) 발생한다.

SAR(510)의 8 비트 디지털 코드 워드(WS) 중 상위 4비트(B<4:7>)는 DAC(520)의 선형성을 좋게 하기 위해서 이진-써모미터 코드 디코더(530)로 입력되어 디코딩된 24-1 비트(C<0:14>)가 DAC(520)의 상위 4비트로 입력되고 SAR(510)의 하위 4 비트(b<0:3>)는 그대로 DAC(520)로 입력된다.

입력된 디지털 제어 코드(B<0:3>, C<0:14>)에 따라 DAC(520)에서 아날로그 출력 신호(Vc)가 발생된다. DAC(520)에서 발생된 아날로그 출력 신호(Vc)가 레귤레이터(560)로 입력되어 레귤레이팅된 출력인 조정 공급 전압(Vcp)이 지연라인(550)으로 입력된다.

조정 공급 전압(Vcp)은 버퍼 체인으로 구성되는 지연라인(550)의 공급 전원으로 작용하여 인버터로 구성된 지연 소자의 지연량을 가변함으로써 내부 클럭(Inclk)의 위상을 가변하게 한다.

SAR(510)로써 초기 동기 동작이 이루어지다가 위상 검출기(500)가 동기 상태를 감지하면 SAR(510)의 동작은 멈추어 지고 그 때의 SAR(510)의 출력 디지털 코드 워드(WS)가 업-다운 카운터(540)의 시작 코드 워드(WC)로 설정된다. 외부 클럭(Extclk)의 위상과 피드백 클럭(fbclk)에 반영되는 내부 클럭(Inclk)의 위상에 응답하여 업-다운 카운터(540)의 출력 코드 워드(WC)를 증가시키거나 감소시킴으로써 DAC(520)의 출력인 아날로그 출력 신호(Vc)의 전압 레벨을 조정하여 지연 라인(550)의 지연량을 제어하게 된다.

본 발명의 일 실시예에 따른 DLL의 성능을 고찰하기 위하여 시뮬레이션이 이루어졌다. 도 11는 본 발명의 일 실시예에 따른 DLL을 시뮬레이션한 결과를 보여주는 도면이다. 도 11에 도시된 시뮬레이션 결과는 DLL의 풀-루프 시뮬레이션(full loop simulation) 결과로서, 0.14um DRAM 공정 파라미터를 사용하였으며 시뮬레이션 툴인 hspice를 사용하여 검증하였다.

도 11에 도시된 결과는 외부 전압 1.8V, 온도 55'C, 외부 클럭(Extclk)의 주파수는 250MHz에서의 hspice로 검증한 시뮬레이션 결과이다. DLL이 동기되었을 때의 디지털 코드 워드는 [00010000]이다. DAC(520)의 출력 신호 전압(Vc)은 외부 클럭(Extclk)이 6분주 되었을 때마다 업-다운 카운터(540)의 디지털 코드 워드를 받아 업데이트되어 DAC(520)를 거쳐 바뀌게 된다.

도 12는 시간에 따른 외부 클럭(Extclk)과 피드백 클럭(fbclk)의 위상 차이를 나타내는 도면으로서, DLL 동작 초기에 3ns 정도의 위상 차이를 가지다가 DLL이 동기 동작이 진행하여 동기가 이루어졌을 때는 위상 차이가 40ps 이내의 미세한 차이를 가지고 동기 되었음을 보여 준다.

다음의 표 1에는 본 발명의 일 실시예에 따른 DLL의 성능이 요약되어 표시된다.

[표 1]

표 1을 참조하면, 본 발명의 일 실시예에 따른 DLL의 지터가 종래의 디지털 DLL에 비해 40ps 정도로 매우 작으며 전류 소모도 6.7mA로 아날로그 DLL보다 작다. 상기 결과에서도 나타나듯이, 본 발명의 DLL은 매우 좋은 지터 특성을 가지는 아날로그 DLL의 장점과 동기 정보를 디지털 코드 워드로 저장하여 동기 정보를 잃어버릴 염려가 없고 정 전류 소모가 없는 디지털 DLL의 장점을 모두 취하고 있다.

본 발명의 일 실시예에 따른 DLL에서는 조정 공급 전압으로 제어되는 지연 라인을 사용하여 아날로그 DLL에 버금가는 50ps 이내의 지터를 구현하여 양질의 내부 클럭을 생성한다. 따라서, 클럭에 동기되어 데이터를 출력하는 고속의 반도체 메모리 장치에 적합하다.

또한, 본 발명의 일 실시예에 따른 DLL에서는 이진 서치 알고리즘을 구현한 SAR을 사용함으로써 동기 싸이클 시간을 크게 줄이는 것이 가능하며, 또한 정 전류를 소모하지 않으므로 소비 전력을 아날로그 DLL에 비해 대폭 줄일 수 있다.

그리고 본 발명의 일 실시예에 따른 DLL에서는 동기 과정 중에 반도체 칩 내의 온도가 바뀌어 동기 정보가 바뀌는 점을 고려하여 시작 코드 워드를 가지는 업-다운 카운터를 사용하여 인접한 코드 워드로만 변화될 수 있도록 함으로써 동기 정보가 유지될 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명의 DLL에 의하면, 아날로그 DLL과 같은 좋은 지터 특성을 가지면서 동기 시간이 빠른 효과가 있다. 또한, 본 발명의 DLL에 의하면, 동기 정보가 디지털 코드 워드로 저장되어 동기 정보가 손실될 염려가 없고 정 전류 소모가 없는 효과가 있다.

Claims (4)

1. 외부 클럭을 수신하여 내부 클럭을 발생하는 지연동기루프(Delay-Loced Loop, 이하 DLL이라 함) 회로에 있어서,

   상기 외부 클럭과 피드백 클럭의 위상을 비교하여, 상기 외부 클럭과 상기 피드백 클럭의 위상 차이에 대응하는 검출 신호를 발생하는 위상 검출기;

   상기 검출 신호에 응답하여 제1 디지털 코드 워드를 발생하는 연속 추정 레지스터;

   상기 검출 신호에 응답하여 소정의 시작 디지털 코드 워드로부터 업/다운 동작을 함으로써 제2 디지털 코드 워드를 발생하는 업-다운 카운터;

   상기 제1 디지털 코드 워드 또는 제2 디지털 코드 워드를 반영하는 디지털 제어 코드를 수신하여 아날로그 출력 신호로 변환하는 디지털-아날로그 변환기; 및

   상기 아날로그 출력 신호를 반영하는 전압에 따라 상기 외부 클럭을 소정의 지연 시간만큼 지연하여 상기 내부 클럭을 발생하는 지연라인을 구비하며,

   동기 상태에 이르기 전까지의 초기 동기 단계에서는 상기 연속 추정 레지스터에 의해 상기 제1 디지털 코드 워드가 발생되고, 동기 상태에 이른 후에는 상기 업-다운 카운터에 의하여 상기 제2 디지털 코드 워드가 발생되는 것을 특징으로 하는 DLL 회로.
2. 제 1항에 있어서, 상기 DLL 회로는

   상기 내부 클럭을 소정 시간 지연하여 상기 피드백 클럭을 발생하는 복제 회로를 더 구비하는 것을 특징으로 하는 DLL 회로.
3. 제 1항에 있어서, 상기 위상 검출기는

   상기 DLL 회로의 동기 상태를 감지하여 동기 신호를 발생하는 것을 특징으로 하는 DLL 회로.
4. 제 3항에 있어서,

   상기 동기 신호가 하이레벨이 되면, 상기 연속 추정 레지스터로부터 출력되는 제1 디지털 제어 코드가 상기 업-다운 카운터의 상기 초기 디지털 코드로 설정되는 것을 특징으로 하는 DLL 회로.