[go: up one dir, main page]

KR20030057173A - 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법 - Google Patents

실리콘기판 내에 게이트를 갖는 더블게이트 제조방법 Download PDF

Info

Publication number
KR20030057173A
KR20030057173A KR1020010087550A KR20010087550A KR20030057173A KR 20030057173 A KR20030057173 A KR 20030057173A KR 1020010087550 A KR1020010087550 A KR 1020010087550A KR 20010087550 A KR20010087550 A KR 20010087550A KR 20030057173 A KR20030057173 A KR 20030057173A
Authority
KR
South Korea
Prior art keywords
gate
silicon substrate
forming
double gate
double
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020010087550A
Other languages
English (en)
Inventor
김인수
손현준
Original Assignee
동부전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부전자 주식회사 filed Critical 동부전자 주식회사
Priority to KR1020010087550A priority Critical patent/KR20030057173A/ko
Publication of KR20030057173A publication Critical patent/KR20030057173A/ko
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6894—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having one gate at least partly in a trench
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 더블게이트 제조방법에 관한 것으로, 실리콘기판에 트렌치를 형성하는 단계; 트렌치에 절연막을 형성하는 단계; 트렌치 영역에 플로팅게이트를 형성하는 단계; 플로팅게이트 영역의 측방에 소스 및 드레인 영역을 형성하는 단계; 실리콘기판 상에 절연막을 형성하는 단계; 및 실리콘기판 절연막 상에 콘트롤게이트를 형성하는 단계로 구성되는 더블게이트 제조방법이다.

Description

실리콘기판 내에 게이트를 갖는 더블게이트 제조방법{Method making the Double Gate with a Gate in the Substrate}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 플래시메모리의 콘트롤게이트 및 플로팅게이트의 제조방법에 관한 것이다.
반도체 소자가 다양해지면서, 메모리 소자의 종류에는 DRAM과 같은 휘발성메모리와 플래시메모리와 같은 비휘발성 메모리 등이 있다. 여기서, 플래시메모리는 비휘발성, 고집적성, 바꿔쓰기 등의 기능을 동시에 실현하는 특징을 가지고 있어, 다양한 연구가 진행되고 있다.
플래시메모리의 특징을 다른 메모리와 비교하면, Mask ROM과 같이 기본적으로 하나의 트랜지스터로 구성되어 저 비트 단가를 실현하고 있다. 그리고, 비휘발성이기 때문에 RAM 등에서와 같이 데이터 유지를 위한 배터리 백업이 필요하지 않다.
이러한 특징을 갖는 플래시 메모리는 퍼스컴의 BIOS 격납, 휴대용 전화의 등록 데이터 및 프로그램 격납 등의 용도에 사용되고 있으며, 특히 하드디스크 드라이브, SRAM 카드를 대체하는 컴퓨터의 외부기억장치, 전자 스틸 카메라를 포함하는 기기의 기억매체 등에 플래시메모리의 이용이 증가하고 있다.
다양한 분야에서 다양하게 사용되고 있는 플래시메모리에 있어서, 낮은 비트 코스트에 대한 요구가 점점 증대하고 있으며, 그 결과 고집적에 대한 요구가 증대되고 있다. 이러한 요구를 충족하기 위해 다양한 메모리 제조방법들이 행해지고 있다.
도1은 종래에 사용되고 있는 플래시메모리의 더블게이트 구조를 도시하고 있다. 도1에 도시된 바와같이, 종래의 더블게이트 구조는 소스(13)와 드레인(12)이 형성된 실리콘기판(11) 위에 산화막(14)으로 절연된 플로팅게이트(15)가 형성되어 있고, 플로팅게이트(15) 위에 형성된 콘트롤게이트(16)는 ONO막(17)에 의해 분리되어 있다. 이러한 구조의 개략적 제조방법은, 먼저 실리콘 기판위에 산화막(14)을증착한 후, 폴리실리콘을 증착한다. 폴리실리콘에 대해 포토 패턴을 이용하여 플로팅게이트(15)를 형성한다. 플로팅게이트(15) 위에 ONO막(oxide, nitride, oxide)(17)을 순차적으로 증착하고, 이후에 폴리실리콘을 증착하여 콘트롤게이트(16)를 형성한다.
이러한 방법에 의하여 제조되는 종래의 더블게이트는 높이가 증가하는 문제가 있다. 이러한 문제는 평탄화에 어려움을 유발한다.
이러한 문제를 해결하기 위한 하나의 방법으로 제시된 제조방법은 플로팅게이트와 콘트롤게이트를 병렬로 형성하는 방법이다. 그러나, 이러한 병렬적 구성은 높이의 문제는 해결할 수 있지만, 면적이 증가하는 문제점을 안고 있다.
본 발명을 이러한 문제를 해결하기 위한 것으로, 면적의 증가 없이 더블게이트의 높이 문제를 해결함으로써 평탄화에 유리하고 고집적화에 유리한 더블게이트의 제조방법을 제공하는 것을 목적으로 한다.
도1은 종래에 사용되고 있는 플래시메모리의 더블게이트 구조,
도2는 본 발명의 방법에 따라 제조된 더블게이트의 구조, 그리고
도3(a) 내지 3(f)도는 본 발명의 더블게이트를 제조하는 순서를 도시하고 있다.
-도면의 주요부분에 대한 부호의 설명-
21: 기판22: 드레인
23: 소스24: 산화막
25: 플로팅게이트26: 콘트롤게이트
27: ONO막
본 발명은 이러한 목적을 달성하기 위하여, 플로팅게이트를 실리콘기판 내에 형성하고, 그 상부에 콘트롤게이트를 형성하여 전체적으로 반도체 토폴로지를 낮추는 더블게이트 제조방법을 제공한다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
도2는 본 발명의 방법에 따라 제조된 더블게이트의 구조를 도시하고 있다. 도2에 도시된 바와같이, 본 발명에 따른 더블게이트의 구조는 플로팅게이트가 실리콘기판 내에 삽입되어 있다. 상세한 구조를 보면, 실리콘 기판(21)에 주입에 의해 형성된 소스(23)와 드레인(22) 영역이 형성되어 있다. 소스영역(23)과 드레인(22) 영역 사이에 트렌치 등에 의해 식각되어 산화막(24) 등으로 절연되어 있는 플로팅게이트(25)가 형성되어 있다. 플로팅게이트(25), 실리콘기판(21)의 위에는 ONO막(27)이 형성되어 있고, 이 ONO막(27)을 절연막으로 하여 그 상부에는 콘트롤게이트(26)가 형성되어 있다.
이러한 구조를 갖는 본 발명에 따른 더블게이트의 제조방법은 다음과 같다. 도3(a) 내지 3(f)도는 본 발명의 더블게이트를 제조하는 순서를 도시하고 있다.
도3(a)에서, 실리콘 기판(21)을 식각하여 플로팅게이트가 삽입될 트렌치 영역을 형성한다.
도3(b)에서, 식각된 트렌치 및 실리콘 기판(21) 표면 전체에 산화막을 형성시킨다.
도3(c)에서, 산화막(24)에 의해 실리콘 기판(21)과 절연된 트렌치 영역에 폴리실리콘을 증착시킨다. 그리고, 증착된 폴리실리콘층 표면 및 실리콘 기판 표면을 화학기계연마장치(CMP)를 사용하여 연마하고, 연마된 표면 위에 산화막을 형성시킨다.
도3(d)에서, 폴리실리콘이 증착되어 채워진 트렌치 영역의 측방에 이온을 주입(implantation)하여 소스 및 드레인 영역을 형성시킨다. 여기서, 소스영역 및 드레인 영역은 플로팅게이트 영역과 산화막에 의해 서로 절연되어 있다. 그리고, 소스 영역과 드레인 영역 사이의 채널은 플로팅게이트의 하부에서 형성된다.
도3(e)에서, 소스(23), 드레인(22), 플로팅게이트(25)가 형성된 실리콘 기판(21) 상에 ONO막(27)을 증착시킨다.
도3(f)에서, ONO막(27) 위에 폴리실리콘을 콘트롤게이트를 형성시킬 정도의 두께로 증착시킨다.
도3(g)에서, ONO막(27) 위에 증착된 폴리실리콘을 포토 패터닝을 통해 식각하여, 콘트롤게이트(26)를 형성시킨다.
이상의 제조방법에 의하여 형성되는 더블게이트 구조에 의하면, 더블게이트의 높이 문제를 해결함으로써 고집적화를 도모할 수 있고, 공정작업에서 평탄화 작업이 용이하다.
이상에서는 본 발명을 특정의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 이러한 실시예에 한정되지 않으며, 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 특허청구범위에서 청구하는 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 실시 할 수 있는 다양한 형태의 변형례들을 모두 포함한다.

Claims (5)

  1. 반도체 소자의 더블게이트를 형성하는 방법에 있어서,
    상기 더블게이트 중 하나의 게이트를 실리콘기판 내부에 형성하는 것을 특징으로 하는 더블게이트 제조방법.
  2. 제1항에 있어서, 상기 더블게이트 제조방법은
    상기 실리콘기판에 트렌치를 형성하는 단계;
    상기 트렌치에 절연막을 형성하는 단계;
    상기 트렌치 영역에 플로팅게이트를 형성하는 단계;
    상기 실리콘기판의 상기 플로팅게이트 영역의 측방에 소스 및 드레인 영역을 형성하는 단계;
    상기 실리콘기판 상에 절연막을 형성하는 단계; 및
    상기 실리콘기판 절연막 위에 콘트롤게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 더블게이트 제조방법.
  3. 제2항에 있어서, 상기 플로팅게이트 형성단계는
    폴리실리콘을 증착하는 단계를 포함하는 것을 특징으로 하는 더블게이트 제조방법.
  4. 제2항에 있어서, 상기 콘트롤게이트 형성단계는
    상기 실리콘기판 상의 절연막 위에 폴리실리콘을 증착하는 단계; 및
    상기 폴리실리콘을 포토 패터닝에 의하여 식각하는 단계를 포함하는 것을 특징으로 하는 더블게이트 제조방법.
  5. 제2항에 있어서,
    상기 트렌치 절연막은 산화막이고, 상기 실리콘기판 상의 절연막은 ONO막인 것을 특징으로 하는 더블게이트 제조방법.
KR1020010087550A 2001-12-28 2001-12-28 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법 Ceased KR20030057173A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010087550A KR20030057173A (ko) 2001-12-28 2001-12-28 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010087550A KR20030057173A (ko) 2001-12-28 2001-12-28 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법

Publications (1)

Publication Number Publication Date
KR20030057173A true KR20030057173A (ko) 2003-07-04

Family

ID=32215290

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010087550A Ceased KR20030057173A (ko) 2001-12-28 2001-12-28 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법

Country Status (1)

Country Link
KR (1) KR20030057173A (ko)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800158B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
KR100800155B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램의 핫캐리어 구동방법
KR100800153B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램 구동회로 및 그 구동방법
KR100800157B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
US7668008B2 (en) 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US7733707B2 (en) 2006-07-21 2010-06-08 Hynix Semiconductor Inc. 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof
KR101041954B1 (ko) * 2010-08-19 2011-06-20 (주)동양기계 산성 폐수 처리용 반응기 및 이를 이용한 산성 폐수 처리방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970054267A (ko) * 1995-12-29 1997-07-31 김주용 플레쉬 메모리 소자 및 그 제조방법
KR0155861B1 (ko) * 1995-07-25 1998-12-01 김광호 스택 게이트형 소자분리구조를 갖는 반도체장치 및 그 제조방법
KR19990018041A (ko) * 1997-08-26 1999-03-15 구본준 반도체 메모리 소자 및 그의 제조방법
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device
US6127226A (en) * 1997-12-22 2000-10-03 Taiwan Semiconductor Manufacturing Company Method for forming vertical channel flash memory cell using P/N junction isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0155861B1 (ko) * 1995-07-25 1998-12-01 김광호 스택 게이트형 소자분리구조를 갖는 반도체장치 및 그 제조방법
KR970054267A (ko) * 1995-12-29 1997-07-31 김주용 플레쉬 메모리 소자 및 그 제조방법
KR19990018041A (ko) * 1997-08-26 1999-03-15 구본준 반도체 메모리 소자 및 그의 제조방법
US6002151A (en) * 1997-12-18 1999-12-14 Advanced Micro Devices, Inc. Non-volatile trench semiconductor device
US6127226A (en) * 1997-12-22 2000-10-03 Taiwan Semiconductor Manufacturing Company Method for forming vertical channel flash memory cell using P/N junction isolation

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7668008B2 (en) 2006-07-21 2010-02-23 Hynix Semiconductor Inc. 1-transistor type DRAM cell, a DRAM device and manufacturing method therefore, driving circuit for DRAM, and driving method therefor
US7733707B2 (en) 2006-07-21 2010-06-08 Hynix Semiconductor Inc. 1-transistor type DRAM cell, DRAM device and DRAM comprising thereof and driving method thereof and manufacturing method thereof
KR100800158B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 방법
KR100800155B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램의 핫캐리어 구동방법
KR100800153B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 더블게이트형 디램 구동회로 및 그 구동방법
KR100800157B1 (ko) * 2006-08-09 2008-02-01 주식회사 하이닉스반도체 1-트랜지스터형 디램 구동 회로 및 그의 구동 방법
KR101041954B1 (ko) * 2010-08-19 2011-06-20 (주)동양기계 산성 폐수 처리용 반응기 및 이를 이용한 산성 폐수 처리방법

Similar Documents

Publication Publication Date Title
US7592665B2 (en) Non-volatile memory devices having floating gates
US7601588B2 (en) Method of forming a trench isolation layer and method of manufacturing a non-volatile memory device using the same
US7773403B2 (en) Spacer patterns using assist layer for high density semiconductor devices
US20030075756A1 (en) Nonvolatile semiconductor memory device and its manufacturing method
US7049189B2 (en) Method of fabricating non-volatile memory cell adapted for integration of devices and for multiple read/write operations
US7592225B2 (en) Methods of forming spacer patterns using assist layer for high density semiconductor devices
TWI762043B (zh) 半導體裝置以及其製作方法
KR20030057173A (ko) 실리콘기판 내에 게이트를 갖는 더블게이트 제조방법
US7122427B2 (en) Method of fabricating non-volatile memory device
US7829936B2 (en) Split charge storage node inner spacer process
US6638822B2 (en) Method for forming the self-aligned buried N+ type to diffusion process in ETOX flash cell
US8034681B2 (en) Method of forming flash memory device having inter-gate plug
US6417048B1 (en) Method for fabricating flash memory with recessed floating gates
US7429511B2 (en) Method of forming a tunneling insulating layer in nonvolatile memory device
US20050287742A1 (en) Method of manufacturing a nonvolatile semiconductor memory device
US6576515B2 (en) Method of forming transistor gate
US7709321B2 (en) Flash memory device and fabricating method thereof
US7982258B2 (en) Flash memory device and method for manufacturing the device
US7525148B2 (en) Nonvolatile memory device
KR20010110191A (ko) 반도체 메모리 장치 및 그 제조 방법
KR100832024B1 (ko) 반도체 소자의 절연막 평탄화방법
KR100958627B1 (ko) 플래시 메모리 소자 및 그의 제조 방법
KR100559996B1 (ko) 플래시 메모리 제조 방법
KR20040029525A (ko) 플레쉬 메모리 소자 및 그 제조방법
KR20010054267A (ko) 낸드형 플래시 메모리에서 공통 소오스 라인 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20011228

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20031126

Patent event code: PE09021S01D

E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20040131

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20031126

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I