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KR20030047274A - 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 - Google Patents

초자기정렬 이종접합 바이폴라 소자 및 그 제조방법 Download PDF

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KR20030047274A
KR20030047274A KR1020010077723A KR20010077723A KR20030047274A KR 20030047274 A KR20030047274 A KR 20030047274A KR 1020010077723 A KR1020010077723 A KR 1020010077723A KR 20010077723 A KR20010077723 A KR 20010077723A KR 20030047274 A KR20030047274 A KR 20030047274A
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최진성
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주식회사 타키오닉스
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Abstract

본 발명은 초자기정렬(Super Self-aligned) 이종접합(Hetero junction)바이폴라 트랜지스터(Bipolar Transistor) 및 그 제조방법에 관한 것이다.
본 발명은, 컬레터-베이스, 베이스-에미터 사이를 측벽막을 이용하여 초자기 정렬시켜 소자 성능의 안정성 및 균일성을 확보하고, 베이스 전극을 고농도, 후막 폴리실리콘을 사용하므로 공정 조건의 설정을 용이하게 하고, 그 제조시간도 단축할 수 있는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
또한, 본 발명은, 고농도, 후막 폴리실리콘막을 사용하여 베이스 저항을 낮추는 것에 의해 노이즈를 저감하고, 기생용량 및 기생저항을 최소화하여 소자의 고속화를 달성하는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.

Description

초자기정렬 이종접합 바이폴라 소자 및 그 제조방법{a Super self-aligned heterojunction bipolar device and a method for fabricating the same}
본 발명은 초자기 정렬(Super Self-aligned) 이종접합 바이폴라 소자 및 그 제조방법에 관한 것으로서, 특히 컬렉터-베이스, 베이스-에미터를 초자기 정렬시켜 수직구조로 함과 동시에, 실리콘-게르마늄(Silicon-Germanium)으로 베이스를 구성하는 초자기정렬 이종접합(Heterojunction) 바이폴라 소자(Bipolar device) 및 그 제조방법에 관한 것이다.
근래, 초고속 통신분야에서는 고주파 또는 고속이 요구되는 소자의 개발이요구되고 있다. 이러한 요구에 따라, 갈륨비소(GaAs) 또는 InP 등과 같은 화합물 반도체(Compound semiconductor)가 개발되어 고속의 유무선 통신소자에 사용되고 있다.
한편, 화합물 반도체인 갈륨비소(GaAs) 또는 InP에 비해 집적도 및 성능이 우수하고, 또 가격이 저렴한 실리콘-게르마늄 소자가 개발되었다. 실리콘 반도체보다 고주파에서 잡음이 적고, 동작의 선형성이 뛰어난 실리콘-게르마늄(SiGe) 소자는, 고주파(RF)(수십GHz) 및 고속 동작이 요구되는 소자에 적합하다.
즉, 실리콘-게르마늄 소자는, 에너지 갭이 1.12eV인 실리콘과 0.66eV인 게르마늄을 합성하여 에너지 갭이 다른 헤테로(hetero) 구조를 갖고 있고, 전자의 이동속도가 높으면서 효율이 높다. 특히, 실리콘-반도체보다 고주파에서 잡음이 적고, 동작의 선형성이 우수하다는 장점이 있다.
또한, 실리콘-게르마늄의 구성중에서 베이스를 실리콘-게르마늄을 사용하는 것은 통상적인 실리콘 베이스보다 캐리어의 에미터 주입효율을 증대시켜 높은 전류이득을 얻을 수 있고, 베이스의 도핑 농도를 충분히 높여 베이스폭(base width)을 축소시키므로 높은 주파수에서 좋은 성능의 소자를 실현할 수 있다. 더구나, 에미터-베이스 확산시간의 감소에 의한 차단주파수(Cut-off frequency)의 증가가 가능하고, 또 베이스내의 게르마늄 농도를 단계적으로 증가(grading)시켜서 더욱 높은 주파수를 갖는 소자를 만들 수 있다.
또한, 실리콘-게르마늄(SiGe) 소자는 베이스로 사용되는 게르마늄의 농도를 증가시키면 여러 가지 장점이 있기 때문에, 고농도의 실리콘-게르마늄 층을 증착하기 위한 기술이 개발되고 있다. 특히, 공지된 바와 같이 게르마늄은 실리콘 격자상수에 비해 4%가 크기 때문에, 반도체 기판상에서 실리콘-게르마늄을 성장시키는 경우, 반도체 기판과 실리콘-게르마늄 사이에 격자 미스매치(mismatch)가 발생하여 컴프레시브 스트레인(Compreesive strain)이 발생한다. 실리콘-게르마늄을 어느 두께 이상 증가시키면(소위 임계두께; critical thickness), 격자부정합(misfit strain) 에너지가 증가하여 합금막(alloy film)에서 변위(Dislocation)가 발생하기 쉬운 에너지 상태가 된다. 이 변위(Dislocation)는 디바이스 성능을 결정하며, 특히 바이폴라 소자에서는 누설전류(Leakage current) 및 낮은 파괴전압(Break-down voltage)을 유발시킨다.
따라서, 실리콘-게르마늄에서 게르마늄의 농도를 증가시킬 때, 더 큰 격자 미스매치(Mismatch)로 인해 임계두께는 감소하게 된다. 즉, 게르마늄의 농도가 50%이면 임계두께는 10㎚ 정도로 이종접합 바이폴라 트랜지스터의 베이스 층으로는 너무 얇은 막이 된다. 예를 들면, 10% 게르마늄 농도를 가진 실리콘-게르마늄은 임계두께는 100㎚가 된다.
상술한 바와 같이, 베이스의 두께가 100㎚로 되면, 소자의 성능저하 없이 게르마늄의 농도를 15% 또는 20% 증가시킬수 있다. 그러나, 게르마늄의 농도를 계속해서 증가시키면 실리콘-게르마늄의 베이스 층에서 격자부정합이 발생하여 이종접합 바이폴라 트랜지스터의 성능이 떨어진다.
따라서, 이종접합 바이폴라 트랜지스터(Heterojunction Bipolar Transistor : HBT)에서는, 높은 게르마늄 농도를 가지면서 격자부정합(misfit dislocation)이발생하지 않는 실리콘-게르마늄 베이스 층을 제조하는 공정이 필요하다.
이와 관련된 종래의 이종접합 바이폴라 트랜지스터(SiGe HBT) 기술로는, 미국의 IBM사, 일본의 NEC사 및 Hitachi사, 독일의 Temic사, 대한민국의 한국전자통신연구소(ETRI) 및 에이에스비 등에서 특허 출원하여 등록된 기술이 여러 가지 있다. 이들 SiGe HBT에 관련된 구조적 특성 중 실리콘-게르마늄 베이스 층을 선택적 결정성장법을 사용하는 대표적인 초자기정렬 구조를 갖는 NEC 기술과, 실리콘-게르마늄 베이스 층을 선택적 결정성장법이 아닌 통상적인 결정성장법을 사용하여 베이스 층을 구현하는 (주)에이에스비 기술이 있다.
먼저, 일본의 NEC사 기술에 대해서 설명한다.
도 1에 나타내는 바와 같이, 실리콘-게르마늄을 포함하는 베이스 박막을 소자의 활성영역(device active region)에만 선택적으로 성장하여, 컬렉터-베이스와 에미터-베이스를 각각 자기정렬한 초자기정렬(Super Self-Aligned) 이종접합 바이폴라 트랜지스터이다. 그 제조 방법은 다음과 같다.
p-형 실리콘기판(1)에 n+형 불순물(dopant)을 이온 주입하여 n+형 매몰컬렉터(2)을 형성한다. 매몰컬렉터(2)가 형성된 기판(1) 전면에 n-형 실리콘으로 이루어진 컬렉터 박막(3)을 증착하고, 컬렉터 박막(3) 중 추후에 컬렉터 반도체 전극이 형성될 부분에 n+형 불순물 이온을 주입하여, 매몰형 컬렉터(2)와 컬렉터 반도체 전극을 연결하는 컬렉터 싱커(4)를 형성한다.
다음에, 이웃하는 트랜지스터와 전기적으로 격리하기 위하여 컬렉터 박막(3)과 기판(1)을 에칭하여 도랑(Trench)을 형성하고, 그 안에 붕소와 인을 포함한BPSG(Boron 인(P) Silica Glass)와 같은 절연물질을 채워 소자 분리도랑(5)을 형성한다. 그리고 BPSG를 화학적-기계적 연마법(Chemical-Mechanical Polishing : CMP)으로 상기 분리도랑(5)의 표면부를 컬렉터 박박(3)의 표면부와 같은 높이를 갖도록 평탄하게 한다. 컬렉터 박막(3) 및 분리도랑(5)이 형성된 기판 위에 실리콘 산화막으로 컬렉터 절연막(6)과, p+형 다결정 실리콘박막(p+ poly-Si layer)으로 베이스 반도체 전극(7), 그리고 실리콘질화막으로 에미터 절연막(8)을 연속으로 증착하여 형성한다. 에미터로 예정된 영역의 에미터 절연막(8)과 p+형 다결정 실리콘로 이루어진 베이스 반도체 전극(7)을 함께 에칭하여 실리콘산화막으로 이루어진 컬렉터 절연막(6)을 노출시킨다.
그 다음에, 절연물질을 증착하고 비등방(anisotropic) 에칭하여 에미터로 예정된 영역으로 개구된 에미터 절연막(8)과 베이스 반도체전극(7) 내측벽부에 제1측벽 절연막(9)을 마스크로 하여 노출된 실리콘산화물로 이루어진 컬렉터 절연막(6)을 습식에칭법으로 제거하여 그 밑에 있는 컬렉터 박막(3)을 노출시킨다. 컬렉터 박막(3)이 노출된 이후에도 어느 정도 계속적으로 습식에칭을 진행하여, p+ 다결정 실리콘로 이루어진 베이스 반도체전극(7)의 아래 부분까지 미리 설정된 깊이만큼 언더 컷(언더 컷)(6a)을 형성한다. 활성소자영역의 컬렉터 박막(3) 중 제1측벽 절연막(9)을 통하여 노출된 부분에만 선택적으로 n형 불순물을 추가적으로 이온주입함으로써 n형 진성(Intrinsic) 컬렉터 영역(10)을 형성하여 고전류 상태에서 소자 차단주파수를 증가시킨다(도 1a).
그리고, n형 진성 컬렉터 영역(10)과 컬렉터 절연막(6)이 언더 컷 되어 노출된 비진성(Extrinsic) 컬렉터 영역(3) 위에만 선택적으로 불순물이 첨가되지 않은 실리콘-게르마늄(i-SiGe), p+ 실리콘-게르마늄(p+ SiGe) 층, 추후에 에미터(13)가 될 i-Si 층이 차례로 적층된 단결정(Single Crystalline) 베이스 박막(11)을 성장한다. 이 때 컬렉터 절연막(6)이 언더 컷(undercut) 되어 노출된 p+ 다결정 실리콘막으로 이루어진 베이스 반도체전극(7)의 밑면에는 위에서 아래 방향으로 상기 베이스 박막(11)과 동일한 다결정 층으로 적층된 베이스 연결부(12)가 성장된다. 베이스 박막(11)을 미리 결정된 두께로 얇게 형성하고 난 후에, 베이스 박막(11)과 베이스 연결부(12) 사이의 연결을 확실하게 하기 위하여 그 사이에 실리콘막을 더 형성한다. 이때, 베이스 박막(11)에서 시작되는 단결정 실리콘박막의 성장속도는 최대로 낮추고 베이스 반도체전극(7) 측에서 시작되는 다결정 박막의 성장속도는 최대로 빠르게 하여 베이스 박막 중 에미터(13)가 될 i-Si 층 위에 추가로 성장되는 것을 최소화 한다.
그리고, 실리콘 질화막과 같은 절연물질을 증착하고, 비등방 에칭하여 제1측벽절연막(9)에서 개구부의 내측으로 연장되어 베이스(11)(실제로는 에미터(13)) 일부와 접촉하는 제2측벽절연막(14)을 형성한다. 그 후, 컬렉터 싱커(4)를 덮고 있는 컬렉터 절연막(6)의 일부를 에칭하여 컬렉터 싱커(4)를 노출시킨다. 제2측벽 절연막(14)을 통하여 노출된 단결정성 실리콘박막을 포함하는 베이스(11)(실제로는 에미터(13)) 위에 n형 다결정성 실리콘로 된 에미터 반도체전극(15)을 형성한다. 이 때, 매몰컬렉터(2)와 연결되는 부분인, 컬렉터싱커(4)를 노출하는 개구된 영역부에도 에미터 반도체전극(15)과 같은 n형 다결정성 실리콘으로 된 컬렉더반도체전극(16)을 형성한다. 그 후, 열처리하여 에미터 반도체 전극(15)에 내재된 불순물을 확산시켜 상기 베이스(11)의 최상부에 있는 i-Si층을 n형 에미터(13)로 형성한다. 이로써, 별도의 마스크를 사용하지 않고도 컬렉터-베이스 부분이 상기 언더 컷 및 선택적 베이스 박막 성장에 의해 그리고, 에미터-베이스 부분이 제1측벽절연막(9)과 제2측벽절연막(14)에 의하여 각각 자기정렬되는 초자기정렬 트랜지스터가 형성된다(도 1b).
이 경우에서는 공정상 안정성 및 균일성을 조절하기가 매우 힘든 습식에칭에 의하여 베이스 반도체전극(7) 하부의 컬렉터 절연막(6)이 언더컷(언더 컷)(6a)되고, 언더 컷 길이에 따라 컬렉터-베이스 접합 기생용량이 크게 변화된다. 따라서, 소자 성능의 안정성 및 균일성이 저하된다. 또한, 실리콘산화막이 대부분 분포되고, 불규칙적으로 산포된 실리콘으로 이루어진 컬렉터 박막 표면에만 베이스 박막을 선택적 결정성장법으로 형성할 때, 로딩효과(loading effect)에 의해 베이스(11)내의 불순물 농도, 게르마늄 함량 및 박막 두께가 웨이퍼 상에서 컬렉터 박막 노출부의 밀도와 크기에 따라 차이가 심하다. 즉, 베이스 박막 성장공정에서 안정도 및 균일성을 확보하는데 어려움이 있다. 이러한 로딩효과의 영향을 적게 하기 위해서는 결정성장할 때 압력을 낮추어야 하지만, 그렇게 하는 경우에는 성장속도가 매우 느려져 생산력(throughput)이 저하된다. 그리고, 베이스 반도체전극(7)으로 다결정 실리콘를 사용하기 때문에, 그 자체의 저항이 크므로 기생저항이 커져서 소자의 동작속도(fmax)를 향상시키는데 한계가 있다.
다음에, (주)에이에스비사가 보유한 기술에 대해서 설명한다.
도 2에 나타내는 바와 같이, 선택적 결정성장막 위에 티타늄실리사이드로 된 베이스 오믹 전극을 사용하고, 실리콘-게르마늄을 베이스로 사용한 이종접합 바이폴라 트랜지스터에 관련된 것이다.
p-형 반도체 기판(21)에 비소(arsenic:As)이나 인(P)과 같은 n+형 불순물을 이온주입하고 확산하여 매몰컬렉터(22)를 형성한다. 매몰컬렉터(22)가 형성된 기판(21)에 실리콘를 성장시켜 컬렉터 박막(23)을 형성한다(도 2).
상기 컬렉터 박막에서 활성소자영역(active device region) 이외 부분을 열산화 공정(LOCOS)으로 컬렉터 활성영역(25)이 될 부분과 컬렉터 싱커(24)가 될 부분 이외의 영역에 컬렉터 절연막(필드산화막)(23)을 형성한다. 컬렉터 싱커(24)에 상응하는 부분이 개방된 감광막 마스크를 사용하여 비소(As)나 인(P)과 같은 n+형 불순물을 주입한 후 열처리로 확산한다.
컬렉터(23)와 컬렉터 싱커(24) 그리고, 컬렉터 절연막(23)이 형성된 기판 전면에 베이스 박막(26)을 형성한다. 이종접합 바이폴라 소자를 형성할 경우에는, 불순물이 첨가되지 않은 실리콘-게르마늄(i-SiGe)층, 붕소가 다량 포함된 p+형 실리콘-게르마늄(p+ SiGe)층 그리고, 불순물이 첨가되지 않은 실리콘(i-Si) 층으로 이루어진 베이스 박막(26)을 성장시킨다. 실리콘-게르마늄으로 베이스 박막(26)이 성장할 경우에는 베이스 박막(26)의 두께, 게르마늄의 함량분포 및 도핑 농도를 균일하게 형성하기 위해서 실리콘(Si)로 이루어진 씨앗 박막을 먼저 형성하고, 베이스 박막(26)을 형성하는 것이 바람직하다. 결국, 이종접합 바이폴라 소자의 경우에는 베이스 박막(26)의 구조는 아래에서 위 방향으로 순차적으로 씨앗박막인 i-Si층과i-SiGe / p+ SiGe 으로 이루어진 베이스 층 그리고, 나중에 에미터가 될 i-Si 층 순서로 성장된 구조를 갖는다. 상기 베이스 박막(26)을 베이스 전극 영역을 정의하는 감광막을 마스크로 패턴한다.
상기 베이스 박막(26)이 형성되고, 베이스부 및 베이스 전극부 외의 영역에 있는 베이스 박막이 제거된 기판 전면에 실리콘 산화물과 실리콘 질화물 중 적어도 어느 하나를 포함하는 박막을 증착하고, 베이스 영역을 정의하는 감광막 마스크로 패턴하여 활성 베이스(26)와 컬렉터 싱커(24)를 덮는 마스킹막을 형성한다.
노출된 제1베이스 반도체전극 위에만 선택적으로 인시튜(in-situ)로 붕소가 도핑된 제2베이스 반도체 전극(28)을 성장한다. 그리고나서, Ti와 TiN을 순차적으로 스퍼터링하고, 열처리한 후 습식에칭하여, 제2베이스 반도체 전극(28) 위에만 티타늄실리사이드(TiSi2)로 이루어진 베이스 오믹전극(29)을 선택적으로 형성한다. 이때, 제2베이스 반도체 전극(28)은 TiSi2로 이루어진 오믹전극(29) 형성 시 실리사이드가 응집(agglomeration)되어 초미세한 베이스 박막을 관통하여 컬렉터(25)까지 접촉됨으로써 베이스-컬렉터 사이에 Schottky 접합이 형성되는 것을 방지한다.
한편, 제2베이스 반도체 전극(28)은 마스킹막(29)이 덮고 있는 베이스 활성영역 위에는 형성되지 않기 때문에, 베이스(26)의 두께를 얇게 유지하여 고속화를 실현할 수 있다.
실리사이드로 이루어진 베이스 오믹전극(29)이 형성된 기판 전면에 실리콘산화물 또는 실리콘질화물을 증착하여 에미터 절연막(30)을 형성한다. 그리고, 에미터 영역을 정의하는 감광막을 마스크로 에미터 절연막(30)과 그 밑에 있는 베이스를 덮는 마스킹막(27)을 에칭하여 에미터 영역을 개구한다. 다결정 n+형 실리콘을 형성하고 에미터 반도체 전극(31)을 정의하는 감광막을 마스크로 패턴한다. 그리고, 열처리하여 에미터 반도체 전극(31)에 포함되어 있는 n+형 불순물을 베이스(26)의 최상부에 있는 i-Si층으로 확산시켜 에미터(32)를 완성한다.
상기 에미터 반도체 전극(31)이 형성된 기판 전면에 실리콘산화물이나 실리콘질화물과 같은 절연물질로 보호막(33)을 증착하고, 감광막을 마스크로 보호막(33), 에미터 절연막(30) 혹은, 컬렉터 싱커를 덮는 마스킹막(27)들을 패턴하여 베이스 접촉창(contact window), 에미터 접촉창 그리고, 컬렉터 접촉창들을 형성한다. 그 다음에 표준세척 공정으로 표면을 세척한 후에 티타늄(Ti), 질화티타늄(TiN)으로 장벽금속(barrier metal)을 형성하고, 알루미늄(Al) 또는 Al-1%Si 금속을 증착하고 열처리한 후 패턴하여 베이스 단자(34), 에미터 단자(35) 그리고, 컬렉터 단자(36)를 형성한다.
이 경우에는, 실리콘-게르마늄 베이스 박막의 형성시 선택적 결정성장법(SEG)이 아닌 기판 전면에 베이스 박막을 형성하므로, 베이스 박막의 두께, 게르마늄의 함량분포 및 도핑 농도를 균일하게 할 수 있고, 불규칙적으로 노출된 실리콘 면적에 관계없이 베이스 박막을 형성하므로 소자 성능의 안정성 및 균일성을 확보할 수 있다.
그러나, 도핑된 컬렉터 층(25)과 에미터(31), 또 진성베이스(intrinsic base)와 베이스 반도체 전극으로 사용할 비진성 베이스(Extrinsic base) 영역을 구분하기 위해 사용하는 절연물(27)과 에미터(31)가 자기정렬 구조가 아니므로, 오정렬(misalignment)에 의한 베이스와 컬렉터간에 기생저항과 기생용량이 발생하게 된다. 이러한 오정렬의 발생을 방지하기 위한 스페이스 마진(margin)이 필요하다. 그 결과, 스페이스 마진을 확보하기 위해 스페이스가 증가하므로 베이스 저항이 증가하여 노이즈 특성을 저하시키고, 또 정렬에 따라 디바이스 특성이 변화하여 특성 의 안정성 확보가 어렵다는 문제점이 있다.
또한, 베이스 반도체 전극을 선택적 결정성장법(SEG)을 사용하므로, 로딩효과가 발생하여 공정조건 설정이 난이하므로 재현성의 확보가 어렵다는 문제점도 있다.
따라서, 본 발명의 목적은 소자 성능의 안정성 및 균일성을 확보하는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 다른 목적은, 측벽막을 이용하는 자기정렬 구조를 채택하여 양질의 재현성을 얻는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
또, 본 발명의 또 다른 목적은, 고농도, 후막 폴리실리콘을 사용하여 공정을 용이하게 하고, 제조시간을 단축할 수 있는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 다른 목적은, 고농도, 후막 폴리실리콘막을 사용하여 베이스 저항을 낮추는 것에 의해 노이즈를 저감하는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
또한, 본 발명의 다른 목적은, 컬렉터-베이스, 베이스-에미터 사이의 기생용량 및 베이스 기생저항을 최소화하여 소자의 고속화를 달성하는 초자기정렬 이종접합 바이폴라 소자 및 그 제조방법을 제공한다.
도 1a 및 도 1b는 종래 기술에 의해 제조된 초자기정렬 이종접합 바이폴라 소자의 단면도,
도 2는 종래 기술에 의해 제조된 또 다른 초자기정렬 이종접합 바이폴라 소자의 단면도,
도 3a 내지 도 3j는 본 발명에 의한 초자기정렬 구조 이종접합 바이폴라 소자의 제조방법을 설명하는 순서도이다.
상술한 목적을 달성하기 위해, 본 발명은 컬렉터, 베이스, 에미터를 포함하는 이종접합 바이폴라 소자의 제조방법에 있어서, 반도체 기판의 일부분에 불순물을 이온 주입하고, 확산시켜 서브 컬렉터를 형성하는 서브 컬렉터 형성공정과; 상기 반도체 기판상의 전면에 걸쳐 컬렉터 박막을 형성하고, 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 필드절연막을 형성하는 필드절연막 형성공정과; 상기 컬렉터 싱커에 포토마스크를 이용하여 불순물을 이온 주입하고, 열처리하여 확산시키며, 소정의 두께로 상기 컬렉터 싱커를 제거하여 싱커 보호막을 형성하는 싱커 보호막 형성공정과; 상기 필드절연막, 컬렉터 활성영역 및 싱커 보호막의 전면에 걸쳐 열산화막, 베이스 전극 및 베이스 전극 보호막을 차례대로 증착하는 베이스 전극 형성공정과; 상기 베이스 전극, 상기 베이스 전극 보호막 및 상기 열산화막을 소정의 패턴에 따라 순차적으로 에칭하여 상기 컬렉터 활성영역 및 싱커 보호막을 노출시키는 노출공정과; 상기 컬렉터 활성영역상에 불순물을 이온 주입한 후, 열처리함으로써 진성 컬렉터를 형성하는 컬렉터 형성공정과; 상기 보호막, 진성 컬렉터 및 싱커 보호막의 전면에 걸쳐 실리콘막을 형성한 후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 실리콘-게르마늄 베이스 박막을 형성하는 베이스 박막 형성공정과; 상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 버퍼보호막을 증착한 후, 상기 버퍼보호막을 드라이 에칭하여 마스킹막을 형성하는 마스킹막 형성공정과; 상기 마스킹막을 웨트 에칭으로 제거한 후, 제1 측벽막 및 제2 측벽막을 순서대로 형성하는 베이스-에미터 분리공정과; 상기 제2 측벽막 및 상기 제1 절연막을 각각 에칭으로 제거한 후, 상기 베이스 박막상에 폴리실리콘을 증착하여 에미터 전극을 형성하는 에미터 전극 형성공정과; 상기 베이스 전극 보호막을 드라이 에칭으로 제거하여 상기 베이스 전극을 노출시키고, 에미터 측벽막 형성시 드라이 에칭에 의한 손상(damage)으로부터 에미터 전극을 보호하기 위한 산화실리콘막 증착단계와; 질화실리콘막 또는 산화실리콘막을 증착한 후, 소정의 패턴에 따라 드라이 에칭하여 에미터 측벽막을 형성하는 에미터 측벽막 형성공정과; 상기 에미터 전극 및 상기 베이스 전극을 웨트 에칭에 의해 노출시키고, 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하여 열처리한 후, 웨트 에칭에 의해 상기 에미터 전극 및 상기 베이스 전극위에만 오믹전극을 형성하는 오믹전극 형성공정과; 상기 오믹전극이 형성된 상기 반도체 기판의 전면에 전면에 걸쳐 산화실리콘 또는 질화실리콘을 증착하여 절연막을 형성한 후, 포토마스크를 이용하여 상기 절연막 및 상기 싱커 보호막을 패터닝하여 에미터 접속창(contact window), 베이스 접속창, 컬렉터 접속창을 각각 형성하는 접속창 형성공정 및 표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 장벽금속(barrier metal)을 형성하고,알루미늄(Al), 알루미늄-실리콘(Al-si), 구리(Cu) 및 금(Au) 등과 같은 도전성 금속을 증착하여 열처리 한 후, 패터닝하여 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 단자 형성공정을 포함하는 것을 특징으로 한다.
또한, 본 발명은, 컬렉터, 베이스, 에미터를 포함하는 이종접합 바이폴라 소자에 있어서, 반도체 기판의 일부분에 불순물을 이온 주입하고, 확산시켜 형성되는 서브 컬렉터와; 상기 반도체 기판상의 전면에 걸쳐 컬렉터 박막을 형성하고, 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 형성되는 필드절연막과; 상기 컬렉터 싱커에 포토마스크를 이용하여 불순물을 이온 주입하고, 열처리하여 확산시키며, 소정의 두께로 상기 컬렉터 싱커를 제거하여 형성되는 싱커 보호막과; 상기 필드절연막, 컬렉터 활성영역 및 싱커 보호막의 전면에 걸쳐 형성되는 열산화막과; 상기 열산화막의 전면에 걸쳐 인-시튜 공정을 통해 형성되는 소정의 두께로 형성되는 베이스 전극과; 상기 베이스 전극을 보호하기 위해, 상기 베이스 전극상에 소정의 두께로 형성되어 베이스 전극 보호막과; 상기 베이스 전극과 베이스 전극 보호막을 소정의 패턴에 따라 순차적으로 드라이(dry) 에칭하고, 상기 열산화막을 웨트(wet) 에칭하여 상기 컬렉터 활성영역 및 싱커 보호막이 노출된 후, 상기 컬렉터 활성영역상에 불순물을 이온 주입하고, 열처리하여 형성되는 진성 컬렉터와; 소정의 패턴에 따라 남겨진 상기 베이스 전극 보호막, 상기 진성 컬렉터 및 상기 싱커 보호막의 전면에 걸쳐 실리콘막을 형성한 후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 형성되는 실리콘-게르마늄 베이스 박막과; 상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 형성되는 버퍼보호막과; 상기 버퍼보호막을 드라이 에칭하여 형성되는 마스킹막과; 상기 마스킹막을 웨트 에칭으로 제거한 후, 산화실리콘막 또는 질화실리콘막을 소정의 두께로 증착하여 형성되는 제1 측벽막 및 제2 측벽막과; 상기 제2 측벽막 및 상기 제1 측벽막을 에칭으로 각각 제거한 후, 상기 베이스 박막상에 폴리실리콘을 증착하고, 열처리한 후 패터닝하여 형성되는 에미터 전극과; 상기 베이스 전극 보호막을 드라이 에칭으로 제거하여 노출되는 상기 베이스 전극상에 질화실리콘막 또는 산화실리콘막을 증착한 후, 드라이 에칭하여 형성되는 에미터 측벽막과; 웨트 에칭에 의해 노출된 상기 에미터 전극 및 상기 베이스 전극상에 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하여 열처리한 후, 웨트 에칭에 의해 상기 에미터 전극 및 상기 베이스 전극위에만 형성되는 오믹전극과; 상기 오믹전극이 형성된 상기 반도체 기판의 전면에 전면에 걸쳐 산화실리콘 또는 질화실리콘을 증착하여 형성되는 절연막과; 포토마스크를 이용하여 상기 절연막 및 상기 싱커 보호막을 패터닝하여 에미터 접속창(contact window), 베이스 접속창, 컬렉터 접속창을 각각 형성하고, 표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 형성되는 장벽금속(barrier metal)과; 상기 장벽금속상에 증착하고, 열처리한 후 패터닝 되어 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 도전성 금속을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 의한 바이폴라 소자 및 그 제조방법에 대해서 상세히 설명한다.
도 3a ~ 도 3j를 참조하여 본 발명의 제조방법에 대해서 상세히 설명한다.
먼저, 비저항이 50/Ω㎝ 이상인 반도체 기판(100), 예컨대 p-형 반도체 기판(100)을 준비하고, 상기 반도체 기판(100)의 일부분에 비소(As)나 안티몬(Sb) 등과 같은 n+형 불순물을 5 ×1019㎝-3~ 1×1020㎝-3의 농도로 이온 주입하고, 확산시켜 서브 컬렉터(101)를 형성한다. 그 후, 상기 반도체 기판(100)상의 전면에 걸쳐 컬렉터 박막(102)을 형성한다. 이때, 상기 컬렉터 박막(102)은, 예컨대 열산화법에 의해 형성되는 실리콘막으로서, 그 두께는 500㎚ ~ 1200㎚ 정도이다.
다음에, 상기 컬렉터 박막(102)중 컬렉터 활성영역(104) 및 컬렉터 싱커(105) 이외의 부분을 국부산화법(LOCOS)으로 처리하여 필드절연막(103)을 형성한다. 그 후, 상기 컬렉터 싱커(105)에는 포토마스크를 이용하여 비소(As)나 인(P) 등과 같은 n+형 불순물을 5 ×1019㎝-3~ 1×1020㎝-3의 농도로 이온 주입한 후, 열처리하여 확산시킨다. 이어서, 포토 레지스트를 이용하여 상기 컬렉터 싱커(105)의 상면 일부를 제거한 후, 싱커 보호막(106)을 형성한다(도 3a).
또한, 상기 필드절연막(103), 컬렉터 활성영역(104) 및 싱커 보호막(106)의 전면에 걸쳐 900 ~ 1000℃의 온도하에서, 두께 20㎚ ~ 100㎚의 산화실리콘막으로 이루어지는 열산화막(107)을 형성한 후, 열처리 한다. 그 후, 상기 열산화막(107)의 전면에 걸쳐 인-시튜로 붕소(B) 등과 같은 p+형 불순물을 1×1019㎝-3이상의 농도로 도핑하여 두께 200㎚ ~ 600㎚의 폴리실리콘으로 이루어지는 베이스 전극(108)을 증착한 후, 상기 베이스 전극(108)을 보호하기 위해 두께 200㎚ ~ 600㎚의 질화실리콘막 또는 산화실리콘막으로 이루어지는 베이스 전극 보호막(109)을 증착한다. 이어서, 베이스와 에미터 영역을 형성하기 위해, 포토마스크를 이용해서 상기 베이스 전극(108)과 베이스 전극 보호막(109)을 순차적으로 드라이(dry) 에칭하여 상기 열산화막(107)을 노출시킨다(도 3b).
다음에, HF나 NH4F 또는 이들의 혼압액을 이용해서 상기 열산화막(107)을 웨트(wet) 에칭하고, 상기 컬렉터 활성영역(104) 및 싱커 보호막(106)을 노출시킨다. 그 후, 상기 컬렉터 활성영역(104)상에 비소(As)나 인(P) 등과 같은 n+형 불순물을 1×1016㎝-3~ 5×1018㎝-3의 농도로 이온 주입한 후, 열처리함으로써 진성 컬렉터(110)를 형성하여 소자의 차단주파수를 증가시킨다(도 3c).
또한, 상기 베이스 전극 보호막(109), 진성 컬렉터(110) 및 싱커 보호막(106)의 전면에 걸쳐 10㎚ ~ 60㎚의 두께로 실리콘막을 형성한 후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 전체 두께가 50㎚ ~ 100㎚인 실리콘-게르마늄 베이스 박막(111)을 형성한다(도 3d). 이때, 게르마늄의 농도는 1~20% 범위, p+형 불순물, 예컨대 붕소(B)의 도핑농도는 5×1018㎝-3~ 3×1020㎝-3의 범위로 한다.
다음에, 저압 화학기상 증착법(LPCVD)을 이용하여 상기 실리콘-게르마늄 베이스 박막(111)의 전면에 걸쳐 버퍼보호막(112)을 증착하고(도 3e), 또 상기 베이스 전극(108)의 상면에 도달할 때까지 상기 버퍼보호막(112)을 드라이 에칭하여 마스킹막(112A)을 형성한다(도 3f).
또한, 상기 베이스 박막(111)을 드라이 에칭으로 제거한 후, 상기 마스킹막(112A)을 웨트 에칭으로 제거하여 상기 베이스 박막(111)을 노출시킨다. 그 후, 베이스와 에미터를 분리하기 위해, 저압 화학기상 증착법(LPCVD)을 이용하여 50㎚ ~ 300㎚의 두께로 산화실리콘막 또는 질화실리콘막으로 이루어지는 제1 측벽막(113)을 형성한 후, 200㎚ ~ 800㎚의 두께로 산화실리콘막 또는 질화실리콘막의 제2 측벽막(114)을 두껍게 증착하여 형성한다(도 3g). 이때, 상기 제1측벽막(113)은 에미터 노출시 드라이 에칭에 의한 표면의 손상을 방지한다.
다음에, 상기 제2 측벽막(114)을 드라이 에칭으로 제거하고, 상기 제1 측벽막(113)을 웨트 에칭으로 제거하여 상기 베이스 박막(111)을 노출시킴과 동시에, 베이스 전극 보호막(109) 및 싱커 보호막(106)도 노출시킨다. 그 후, 상기 노출된 베이스 박막(111)상에 n+형 폴리실리콘을 증착하여 에미터 전극(115)를 형성하고, 상기 에미터 전극(115)에 포함된 n+형 불순물을 상기 베이스 박막(111)상에 확산시켜 베이스와 에미터의 접합(junction)을 형성하며, 에미터 전극을 정의하는 포토마스크를 이용해서 상기 에미터 전극(115)을 패터닝 한다. 또한, 상기 베이스 전극 보호막(109)을 드라이 에칭으로 제거하여 상기 베이스 전극(108)을 노출시킨다(도 3h).
다음에, 에미터 및 베이스 전극상에 실리사이드 오믹전극을 형성하기 위해,
먼저 산화실리콘막을 증착하고, 질화실리콘막 또는 산화실리콘막을 200에서 1000㎚ 두께로 증착하고, 드라이 에칭하여 에미터 측벽막(116)을 형성한다. 상기 산화실리콘막은, 드라이 에칭에 의해 에미터 전극(115)이 손상(damage)되는 것을 방지한다. 이때, 상기 질화실리콘막 또는 산화실리콘막의 두께는 에미터 노출영역의 크기에 따라 달리하여 에미터 노출영역이 완전히 채워지도록(refilling) 한다. 그리고, 웨트 에칭에 의해 상기 에미터 전극(115) 및 베이스 전극(108)을 노출시킨다.
이어서, 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하고 열처리한 후, 웨트 에칭하여 에미터 전극(115) 및 베이스 전극(108) 위에만 티타늄 실리사이드(TiSi2)로 이루어지는 오믹전극(117)을 형성한다. 이때, 상기 오믹전극(117)의 막 두께는 40㎚ ~ 60㎚ 정도로 한다(도 3i).
다음에, 실리사이드로 이루어진 베이스 및 에미터 오믹전극(117)이 형성된 반도체 기판(100)의 전면에 산화실리콘 또는 질화실리콘을 증착하여 절연막(118)을 형성한다. 그리고 포토마스크를 이용하여 절연막(118), 싱커 보호막(111)을 패터닝하여 에미터 접속창(contact window), 베이스 접속창, 컬렉터 접속창들을 차례대로 형성한다. 그 후, 표준세척 공정에 따라 상기 반도체 기판(100)의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 장벽금속(barrier metal)을 형성하고, 알루미늄(Al), 알루미늄-실리콘(Al-si), 구리(Cu) 및 금(Au)들 중 선택된 금속을 증착하여 열처리한 후, 패터닝하여 베이스 단자(119), 에미터 단자(120) 및 컬렉터 단자(121)를 각각 형성한다.
이상, 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명하였지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에 있어서는, p형 반도체 기판과 n형 불순물에 대해서 설명하였지만, 이것에 한정되는 것은 아니고, 여러가지 변형이 가능하며, 예컨대 n형 반도체 기판과 p형 불순물에도 적용할 수 있다.
이상의 설명은, 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용분야인 이종접합 바이폴라 소자 및 그 제조방법, 특히 NPN형 접합형 소자 및 그 제조방법에 적용한 경우에 대해 설명하였지만, 그것에 한정되는 것은 아니다. 예컨대, 본 발명은 PNP형 접합형 소자 및 그 제조방법 또는 BiCMOS(Bipolar CMOS) 및 그 제조방법 등에도 적용할 수 있다.
상술한 바와 같이, 본 발명에 의해 얻어지는 효과를 간단히 설명하면, 이하와 같다.
(1) 본 발명에 의하면, 실리콘-게르마늄 이종접합 바이폴라 소자를 초자기정렬 구조로 구현하면서, 베이스 박막을 전면 결정성장법으로 형성하기 때문에, 소자 성능의 균일성을 확보할 수 있다는 효과가 있다.
(2) 본 발명에 의하면, 마스크 정렬공정 등을 저감하여 공정을 단축하므로, 소자의 제조비용을 저감할 수 있다는 효과가 있다.
(3) 본 발명에 의하면, 베이스 전극을 고농도, 후막 폴리실리콘을 사용하여 형성하므로, 공정 조건의 설정이 용이하고, 또 그 제조시간도 단축할 수 있다는 효과가 있다.
(4) 본 발명에 의하면, 베이스 전극을 고농도, 후막 폴리실리콘을 사용하여 형성하고, 또 측벽막을(Space)를 축소시켜 베이스 저항을 감소시켜 노이즈(Noise)를 저감할 수 있고, 또 티타늄 실리사이드막을 베이스 전극 및 에미터 전극에도 사용할 수 있어 소자의 고속화에 필수적인 기생저항 및 기생용량을 최소화 할 수 있다는 효과가 있다.

Claims (51)

  1. 컬렉터, 베이스, 에미터를 포함하는 이종접합 바이폴라 소자의 제조방법에 있어서,
    반도체 기판의 일부분에 불순물을 이온 주입하고, 확산시켜 서브 컬렉터를 형성하는 서브 컬렉터 형성공정과;
    상기 반도체 기판상의 전면에 걸쳐 컬렉터 박막을 형성하고, 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 필드절연막을 형성하는 필드절연막 형성공정과;
    상기 컬렉터 싱커에 포토마스크를 이용하여 불순물을 이온 주입하고, 열처리하여 확산시키며, 소정의 두께로 상기 컬렉터 싱커를 제거하여 싱커 보호막을 형성하는 싱커 보호막 형성공정과;
    상기 필드절연막, 컬렉터 활성영역 및 싱커 보호막의 전면에 걸쳐 열산화막, 베이스 전극 및 베이스 전극 보호막을 차례대로 증착하는 베이스 전극 형성공정과;
    상기 베이스 전극, 상기 베이스 전극 보호막 및 상기 열산화막을 소정의 패턴에 따라 순차적으로 에칭하여 상기 컬렉터 활성영역 및 싱커 보호막을 노출시키는 노출공정과;
    상기 컬렉터 활성영역상에 불순물을 이온 주입한 후, 열처리함으로써 진성 컬렉터를 형성하는 컬렉터 형성공정과;
    상기 보호막, 진성 컬렉터 및 싱커 보호막의 전면에 걸쳐 실리콘막을 형성한후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 실리콘-게르마늄 베이스 박막을 형성하는 베이스 박막 형성공정과;
    상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 버퍼보호막을 증착한 후, 상기 버퍼보호막을 드라이 에칭하여 마스킹막을 형성하는 마스킹막 형성공정과;
    상기 마스킹막을 웨트 에칭으로 제거한 후, 제1 측벽막 및 제2 측벽막을 순서대로 형성하는 베이스-에미터 분리공정과;
    상기 제2 측벽막 및 상기 제1 절연막을 각각 에칭으로 제거한 후, 상기 베이스 박막상에 폴리실리콘을 증착하여 에미터 전극을 형성하는 에미터 전극 형성공정과;
    상기 베이스 전극 보호막을 드라이 에칭으로 제거하여 상기 베이스 전극을 노출시키고, 에미터 측벽막 형성시 드라이 에칭에 의한 손상(damage)으로부터 에미터 전극을 보호하기 위한 산화실리콘막 증착단계와;
    질화실리콘막 또는 산화실리콘막을 증착한 후, 소정의 패턴에 따라 드라이 에칭하여 에미터 측벽막을 형성하는 에미터 측벽막 형성공정과;
    상기 에미터 전극 및 상기 베이스 전극을 웨트 에칭에 의해 노출시키고, 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하여 열처리한 후, 웨트 에칭에 의해 상기 에미터 전극 및 상기 베이스 전극위에만 오믹전극을 형성하는 오믹전극 형성공정과;
    상기 오믹전극이 형성된 상기 반도체 기판의 전면에 전면에 걸쳐 산화실리콘또는 질화실리콘을 증착하여 절연막을 형성한 후, 포토마스크를 이용하여 상기 절연막 및 상기 싱커 보호막을 패터닝하여 에미터 접속창(contact window), 베이스 접속창, 컬렉터 접속창을 각각 형성하는 접속창 형성공정과;
    표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 장벽금속(barrier metal)을 형성하고, 알루미늄(Al), 알루미늄-실리콘(Al-si), 구리(Cu) 및 금(Au) 등과 같은 도전성 금속을 증착하여 열처리 한 후, 패터닝하여 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 단자 형성공정을 포함하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 서브 컬렉터 형성공정에서는, 비저항이 50/Ω㎝ 이상인 반도체 기판의 일부분에 비소(As)나 안티몬(Sb) 등과 같은 불순물을 5 ×1019㎝-3~ 1×1020㎝-3의 농도로 이온 주입하고, 확산시켜 서브 컬렉터를 형성하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 필드절연막 형성공정에서는, 상기 반도체 기판의 전면에 걸쳐 열산화법에 의해 500㎚ ~ 1200㎚의 두께로 형성된 컬렉터 박막중 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 싱커 보호막 형성공정은, 포토마스크를 이용하여 비소(As)나 인(P) 등과 같은 n+형 불순물을 5 ×1019㎝-3~ 1×1020㎝-3의 농도로 상기 컬렉터 싱커로 이온 주입한 후, 열처리하여 확산시키는 공정과,
    포토 레지스트를 이용하여 상기 컬렉터 싱커의 상면 일부를 제거한 후, 싱커 보호막을 형성하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 베이스 전극 형성공정은, 상기 필드절연막, 컬렉터 활성영역 및 싱커 보호막의 전면에 걸쳐 900 ~ 1000℃의 온도하에서, 두께 20㎚ ~ 100㎚의 산화실리콘막으로 이루어지는 열산화막을 형성한 후, 열처리하는 공정과,
    상기 열산화막의 전면에 걸쳐 인-시튜로 붕소(B) 등과 같은 p+형 불순물을 1×1019㎝-3이상의 농도로 도핑하여 두께 200㎚ ~ 600㎚의 폴리실리콘으로 이루어지는 베이스 전극을 증착하는 공정과,
    상기 베이스 전극을 보호하기 위해 두께 200㎚ ~ 600㎚의 질화실리콘막 또는산화실리콘막으로 이루어지는 베이스 전극 보호막을 증착한 후, 포토마스크를 이용해서 상기 베이스 전극과 베이스 전극 보호막을 순차적으로 드라이 에칭하여 제거하는 공정을 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 노출공정은, HF나 NH4F 또는 이들의 혼압액을 이용해서 상기 열산화막을 웨트 에칭하고, 상기 컬렉터 활성영역 및 싱커 보호막을 노출시키는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 컬렉터 형성공정은, 상기 컬렉터 활성영역상에 비소(As)나 인(P) 등과 같은 n+형 불순물을 1×1016㎝-3~ 5×1018㎝-3의 농도로 이온 주입한 후, 열처리하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 베이스 박막 형성공정은, 상기 베이스 전극 보호막, 상기 진성 컬렉터 및 상기 싱커 보호막의 전면에 걸쳐 실리콘막을 형성한 후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 실리콘-게르마늄 베이스 박막을 형성하는 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 실리콘-게르마늄 베이스 박막은, 50㎚ ~ 100㎚의 두께로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  10. 제 1 항 또는 제 8 항에 있어서,
    상기 게르마늄의 농도는 1~20% 범위이고, 불순물의 도핑농도는 5×1018㎝-3~ 3×1020㎝-3의 범위인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  11. 제 1 항에 있어서,
    상기 마스킹막 형성공정은,
    저압 화학기상 증착법(LPCVD)을 이용하여 상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 버퍼보호막을 증착하는 공정과,
    상기 베이스 전극의 상면에 도달할 때까지 상기 버퍼보호막을 드라이 에칭하여 제거하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  12. 제 1 항에 있어서,
    상기 베이스-에미터 분리공정은,
    상기 베이스 박막을 드라이 에칭으로 제거하는 공정과,
    상기 마스킹막을 웨트 에칭으로 제거하는 공정과,
    저압 화학기상 증착법(LPCVD)을 이용하여 상기 베이스 박막상에 제1 측벽막과, 제2 측벽막을 차례대로 증착하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제1 측벽막은, 50㎚ ~ 300㎚의 두께를 가지는 산화실리콘막 또는 질화실리콘막으로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제2 측벽막은, 200㎚ ~ 800㎚의 두꺼운 두께를 가지는 산화실리콘막 또는 질화실리콘막으로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  15. 제 1 항에 있어서,
    상기 에미터 전극 형성공정은,
    상기 제2 측벽막을 드라이 에칭으로 제거하는 공정과,
    상기 제1 측벽막을 웨트 에칭으로 제거하는 공정과,
    상기 베이스 박막상에 n+형 폴리실리콘을 증착하여 에미터 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  16. 제 14 항에 있어서,
    상기 에미터 전극 형성공정에서는,
    상기 에미터 전극에 포함된 n+형 불순물을 상기 베이스 박막상에 확산시켜 베이스와 에미터의 접합(junction)을 형성한 후, 포토마스크를 이용해서 상기 에미터 전극을 패터닝하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  17. 제 1 항에 있어서,
    상기 에미터 측벽막 형성공정은,
    상기 베이스 전극 보호막을 드라이 에칭으로 제거하는 공정과,
    상기 에미터 및 베이스 전극상에 질화실리콘막 또는 산화실리콘막을 200㎚ ~ 1000㎚ 두께로 증착한 후 소정의 패턴에 따라 드라이 에칭하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  18. 제 1 항에 있어서,
    상기 오믹전극 형성공정은,
    상기 에미터 전극 및 상기 베이스 전극을 웨트 에칭에 의해 노출시키는 공정과,
    상기 반도체 기판의 전면에 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하여 열처리하는 공정과,
    웨트 에칭에 의해 상기 에미터 전극 및 상기 베이스 전극위에만 오믹전극을 형성하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  19. 제 1 항 또는 제 18 항에 있어서,
    상기 오믹전극은, 40㎚ ~ 60㎚의 막 두께로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  20. 제 1 항에 있어서,
    상기 접속창 형성공정은, 상기 오믹전극이 형성된 반도체 기판의 전면에 산화실리콘 또는 질화실리콘을 증착하여 절연막을 형성하는 공정과,
    포토마스크를 이용하여 상기 절연막 및 상기 싱커 보호막을 패터닝하여 에미터 접속창, 베이스 접속창, 컬렉터 접속창을 차례대로 형성하는 공정을 포함하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  21. 제 1 항에 있어서,
    상기 단자 형성공정은, 표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 장벽금속(barrier metal)을 형성하고, 알루미늄(Al), 알루미늄-실리콘(Al-si), 구리(Cu) 및 금(Au)들 중 선택된 금속을 증착하여 열처리한 후, 패터닝하여 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자의 제조방법.
  22. 컬렉터, 베이스, 에미터를 포함하는 이종접합 바이폴라 소자에 있어서,
    반도체 기판의 일부분에 불순물을 이온 주입하고, 확산시켜 형성되는 서브 컬렉터와;
    상기 반도체 기판상의 전면에 걸쳐 컬렉터 박막을 형성하고, 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 형성되는 필드절연막과;
    상기 컬렉터 싱커에 포토마스크를 이용하여 불순물을 이온 주입하고, 열처리하여 확산시키며, 소정의 두께로 상기 컬렉터 싱커를 제거하여 형성되는 싱커 보호막과;
    상기 필드절연막, 컬렉터 활성영역 및 싱커 보호막의 전면에 걸쳐 형성되는 열산화막과;
    상기 열산화막의 전면에 걸쳐 인-시튜 공정을 통해 형성되는 소정의 두께로 형성되는 베이스 전극과;
    상기 베이스 전극을 보호하기 위해, 상기 베이스 전극상에 소정의 두께로 형성되어 베이스 전극 보호막과;
    상기 베이스 전극과 베이스 전극 보호막을 소정의 패턴에 따라 순차적으로 드라이(dry) 에칭하고, 상기 열산화막을 웨트(wet) 에칭하여 상기 컬렉터 활성영역 및 싱커 보호막이 노출된 후, 상기 컬렉터 활성영역상에 불순물을 이온 주입하고, 열처리하여 형성되는 진성 컬렉터와;
    소정의 패턴에 따라 남겨진 상기 베이스 전극 보호막, 상기 진성 컬렉터 및 상기 싱커 보호막의 전면에 걸쳐 실리콘막을 형성한 후, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 형성되는 실리콘-게르마늄 베이스 박막과;
    상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 형성되는 버퍼보호막과;
    상기 버퍼보호막을 드라이 에칭하여 형성되는 마스킹막과;
    상기 마스킹막을 웨트 에칭으로 제거한 후, 산화실리콘막 또는 질화실리콘막을 소정의 두께로 증착하여 형성되는 제1 측벽막 및 제2 측벽막과;
    상기 제2 측벽막 및 상기 제1 측벽막을 에칭으로 각각 제거한 후, 상기 베이스 박막상에 폴리실리콘을 증착하고, 열처리한 후 패터닝하여 형성되는 에미터 전극과;
    상기 베이스 전극 보호막을 드라이 에칭으로 제거하여 노출되는 상기 베이스전극상에 질화실리콘막 또는 산화실리콘막을 증착한 후, 드라이 에칭하여 형성되는 에미터 측벽막과;
    웨트 에칭에 의해 노출된 상기 에미터 전극 및 상기 베이스 전극상에 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하여 열처리한 후, 웨트 에칭에 의해 상기 에미터 전극 및 상기 베이스 전극위에만 형성되는 오믹전극과;
    상기 오믹전극이 형성된 상기 반도체 기판의 전면에 전면에 걸쳐 산화실리콘 또는 질화실리콘을 증착하여 형성되는 절연막과;
    포토마스크를 이용하여 상기 절연막 및 상기 싱커 보호막을 패터닝하여 에미터 접속창(contact window), 베이스 접속창, 컬렉터 접속창을 각각 형성하고, 표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 형성되는 장벽금속(barrier metal)과;
    상기 장벽금속상에 증착하고, 열처리한 후 패터닝 되어 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 도전성 금속을 포함하는 초자기정렬 이종접합 바이폴라 소자.
  23. 제 22 항에 있어서,
    상기 서브 컬렉터는, 반도체 기판의 일부분에 불순물을 5×1019㎝-3~ 1×1020㎝-3의 농도로 이온 주입하고, 확산시켜 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  24. 제 22 항에 있어서,
    상기 필드절연막은, 상기 서브 컬렉터가 형성된 반도체 기판의 걸쳐 형성된 컬렉터 박막중 컬렉터 활성영역 및 컬렉터 싱커 이외의 부분을 국부산화법(LOCOS)으로 처리하여 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  25. 제 22 항 또는 제 24 항에 있어서,
    상기 컬렉터 박막은, 열산화법에 의해 상기 반도체 기판상에서 500㎚ ~ 1200㎚의 두께로 형성되는 실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  26. 제 22 항에 있어서,
    상기 싱커 보호막은, 포토마스크를 이용하여 상기 컬렉터 싱커에 불순물을 5 ×1019㎝-3~ 1×1020㎝-3의 농도로 이온 주입하고, 열처리하여 확산시킨 후, 포토 레지스트를 이용하여 상기 컬렉터 싱커의 상면 일부를 제거하여 형성되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  27. 제 22 항에 있어서,
    상기 열산화막은, 상기 필드절연막, 상기 컬렉터 활성영역 및 상기 싱커 보호막의 전면에 걸쳐 20㎚ ~ 100㎚의 두께로 형성되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  28. 제 22 항 또는 제 27 항에 있어서,
    상기 열산화막은, 900 ~ 1000℃의 온도하에서 형성되어 열처리되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  29. 제 22 항에 있어서,
    상기 베이스 전극은, 상기 열산화막의 전면에 걸쳐 인-시튜로 불순물을 1×1019㎝-3이상의 농도로 도핑하여 200㎚ ~ 600㎚의 두께를 가지는 폴리실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  30. 제 22 항에 있어서,
    상기 베이스 전극 보호막은, 상기 베이스 전극상에 200㎚ ~ 600㎚의 두께로 증착되는 질화실리콘막 또는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  31. 제 22 항에 있어서,
    상기 진성 컬렉터는, 소정의 패턴에 따라 상기 베이스 전극과 베이스 전극보호막을 순차적으로 드라이(dry) 에칭하여 상기 열산화막을 노출시키고, HF나 NH4F 또는 이들의 혼압액을 이용해서 상기 열산화막을 웨트(wet) 에칭한 후, 상기 컬렉터 활성영역상에 불순물을 1×1016㎝-3~ 5×1018㎝-3의 농도로 이온 주입한 후, 열처리하는 것에 의해 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  32. 제 22 항에 있어서,
    상기 실리콘-게르마늄 베이스 박막은, 상기 베이스 전극 보호막, 진성 컬렉터 및 싱커 보호막의 전면에 걸쳐 형성되는 실리콘막, 불순물이 첨가되지 않은 실리콘-게르마늄막, p+형 불순물이 다량 첨가된 실리콘-게르마늄, 불순물이 없는 실리콘막을 순차적으로 성장시켜 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  33. 제 22 항 또는 제 32 항에 있어서,
    상기 진성 컬렉터 및 상기 싱커 보호막의 전면에 걸쳐 형성되는 실리콘막은, 10㎚ ~ 60㎚의 두께로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  34. 제 22 항 또는 제 32 항에 있어서,
    상기 실리콘-게르마늄 베이스 박막은, 50㎚ ~ 100㎚의 두께로 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  35. 제 22 항 또는 제 32 항에 있어서,
    상기 실리콘-게르마늄 베이스 박막을 형성하는 상기 게르마늄의 농도는, 1~20% 범위이고, 이온 주입되는 불순물의 도핑농도는 5×1018㎝-3~ 3×1020㎝-3의 범위인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  36. 제 22 항에 있어서,
    상기 버퍼보호막은, 저압 화학기상 증착법(LPCVD)에 의해 상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 형성되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  37. 제 22 항에 있어서,
    상기 버퍼보호막은, 저압 화학기상 증착법(LPCVD)에 의해 상기 실리콘-게르마늄 베이스 박막의 전면에 걸쳐 형성되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  38. 제 22 항에 있어서,
    상기 마스킹막은, 상기 버퍼보호막을 상기 베이스 전극의 상면에 도달할 때까지 드라이 에칭하여 형성되는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  39. 제 22 항에 있어서,
    상기 제1 측벽막은, 상기 베이스 박막을 드라이 에칭으로 제거하고, 상기 마스킹막을 웨트 에칭으로 제거하여 노출되는 상기 베이스 박막상에 형성되는 산화실리콘막 또는 질화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  40. 제 22 항 또는 제 39 항에 있어서,
    상기 제1 측벽막은, 저압 화학기상 증착법(LPCVD)에 의해 노출되는 상기 베이스 박막상에서 50㎚ ~ 300㎚의 두께로 형성되는 산화실리콘막 또는 질화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  41. 제 22 항에 있어서,
    상기 제2 측벽막은, 저압 화학기상 증착법(LPCVD)에 의해 상기 제1 측벽막상에 200㎚ ~ 800㎚의 두께로 형성되는 산화실리콘막 또는 질화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  42. 제 22 항에 있어서,
    상기 에미터 전극은, 상기 제2 측벽막을 드라이 에칭으로 제거하고, 상기 제1 측벽막을 웨트 에칭으로 제거한 후 상기 베이스 박막상에 증착되는 폴리실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  43. 제 22 항 또는 제 42 항에 있어서,
    상기 에미터 전극은, 상기 제2 측벽막을 드라이 에칭으로 제거하고, 상기 제1 측벽막을 웨트 에칭으로 제거하여 노출되는 상기 베이스 박막상에 증착하여 형성되는 폴리실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  44. 제 22 항 또는 제 42 항에 있어서,
    상기 에미터 전극은, 상기 폴리실리콘에 포함되는 불순물을 상기 베이스 박막상으로 확산시킨 후, 포토마스크를 이용해서 패터닝되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  45. 제 22 항에 있어서,
    상기 에미터 측벽막은, 상기 베이스 전극 보호막을 드라이 에칭으로 제거하여 상기 에미터 전극 및 상기 베이스 전극상에 200㎚ ~ 1000㎚ 두께로 증착한 후, 소정의 패턴에 따라 웨트 에칭에 의해 제거되는 질화실리콘막 또는 산화실리콘막인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  46. 제 22 항에 있어서,
    상기 오믹전극은, 웨트 에칭에 의해 노출된 상기 에미터 전극 및 상기 베이스 전극상에, 티타늄(Ti)과 질화티타늄(TiN)을 순차적으로 스퍼터링하고 열처리하여 형성되는 티타늄 실리사이드(TiSi2)인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  47. 제 22 항 또는 제 46 항에 있어서,
    상기 오믹전극은, 40㎚ ~ 60㎚의 두께를 가지는 티타늄 실리사이드(TiSi2)인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  48. 제 22 항에 있어서,
    상기 절연막은, 상기 오믹전극이 형성된 반도체 기판의 전면에 걸쳐 증착되는 산화실리콘 또는 질화실리콘인 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  49. 제 22 항에 있어서,
    상기 장벽금속은, 포토마스크를 이용하여 상기 절연막, 상기 싱커 보호막을 패터닝하여 에미터 접속창, 베이스 접속창, 컬렉터 접속창을 각각 형성하고, 그후, 표준세척 공정에 따라 상기 반도체 기판의 표면을 세척한 후, 티타늄(Ti), 질화티타늄(TiN)을 스퍼터링하여 형성되는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  50. 제 22 항에 있어서,
    상기 장벽금속상에 증착되는 상기 도전성 금속은, 열처리된 후, 패터닝되어 베이스 단자, 에미터 단자 및 컬렉터 단자를 각각 형성하는 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
  51. 제 22 항 또는 제 50 항에 있어서,
    상기 장벽금속상에 증착되는 도전성 금속은, 알루미늄(Al), 알루미늄-실리콘(Al-si), 구리(Cu) 및 금(Au)들 중 어느 하나인 것을 것을 특징으로 하는 초자기정렬 이종접합 바이폴라 소자.
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