KR20030040951A - 고품질 에피택셜 웨이퍼 및 그의 제조방법 - Google Patents

Abstract

본 발명은 고품질 에피택셜 웨이퍼 및 그의 제조방법에 관한 것으로 고품질 실리콘 웨이퍼는 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층이 형성되고, 상기 제1 에피택셜층상에 제1에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층이 형성된다.

또한, 고품질 에피택셜 웨이퍼를 제조하기 위한 방법은 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층을 형성하고, 상기 제1 에피택셜층상에 제1 에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층을 연속하여 형성한다.

따라서 제1 에피택셜층이 게터링 영역으로 작용함으로 높은 게터링 효과를 얻을 수 있고 실리콘 웨이퍼에 형성된 산소로 인한 결함이 반도체 디바이스가 형성될 에피택셜층까지 성장되지 않으므로 반도체 디바이스의 제조 수율을 높일수 있는 고품질 에피택셜 웨이퍼를 제조할 수 있다.

Description

고품질 에피택셜 웨이퍼 및 그의 제조방법{Epitaxial wafer of high quality and method for fabricating thereof}

본 발명은 고품질 에피택셜 웨이퍼에 관한 것으로서 특히, 실리콘 웨이퍼 상에 제1 에피택셜층과 제2 에피택셜층을 형성하여 게터링 능력이 우수한 고품질 에피택셜 웨이퍼에 관한 것이다.

반도체 소자를 제조하기 위한 디자인 룰이 점점 미세화 되면서 요구되는 실리콘 웨이퍼의 품질이 더욱 엄격해 지고 있다. 이러한 요구조건을 만족하기 위한 웨이퍼로 에피택셜 웨이퍼가 사용된다

에피택셜 웨이퍼는 초크랄스키 방법으로 성장시킨 실리콘 단결정 잉곳을 슬라이스하고 각종 가공공정을 거쳐 형성한 일반적인 실리콘 웨이퍼에 에피택셜 공정으로 실리콘 웨이퍼 상에 산소(Oxygen) 및 결함이 없도록 에피택셜 층을 성장시켜 제조한 웨이퍼를 말한다.

따라서 일정한 무결함 영역을 가지고 있으므로 결함에 의한 발생되는 반도체 소자의 누설전류등을 감소시켜 반도체 소자의 수율을 향상시키기 위한 웨이퍼로 널리 사용된다.

그러나 에피택셜 웨이퍼라 하더라도 반도체 소자 제조공정 중에 발생되는 중금속과 같은 불순물(metal impurity)에 오염될 경우 에피택셜 웨이퍼 상에 형성되는 게이트 산화막(gate oxide) 및 누설전류 특성이 열화되어 반도체 소자의 불량을 초래하게 된다.

이런 문제점을 없애기 위한 방법으로 반도체 소자가 형성되는 웨이퍼에 게터링 영역을 형성하여 반도체 소자 제조공정 중 발생되는 금속 불순물을 제거하는 방법이 제시되고 있다.

이러한 게터링 영역을 형성하는 방법 중 첫 번째 방법은 도1a 에서와 같이, 실리콘 웨이퍼(10)에 불순물을 고농도로 이온 주입하여 고농도 이온 주입층(12)을 형성한 후 실리콘 웨이퍼상에 에피택셜층(14)을 성장시켜 금속 불순물이 실리콘 웨이퍼(10)의 고농도 이온 주입층(12)에 게터링 되도록 한 P/P+ 에피택셜 웨이퍼가 있다. 이때 주입되는 불순물은 p형 웨이퍼의 경우 1×10¹⁷atoms/cm³이상이고 n형웨이퍼의 경우 1×10¹⁶atoms/cm³이상이 주입된다.

두 번째 방법은 도1b에서와 같이, 실리콘 웨이퍼(20)에 다단계의 고온 및 저온 열처리를 실시하여 실리콘 웨이퍼(20) 내부에 게터링 영역으로 사용되는 산소 석출 결함(22)을 고밀도로 형성시킨 후, 에피택셜층(24)을 형성하여 반도체 디바이스 제조 공정시 발생되는 금속 불순물이 산소 석출 결함(22)에 게터링 되도록 한 I.G(internal or instrinsic gettering)방식의 에피택셜 웨이퍼가 있다.

세 번째 방법은 도1c에서와 같이, 실리콘 웨이퍼(30)의 일면에 게터링 영역으로 사용될 폴리실리콘층(32)을 형성한후 에피택셜층(34)을 형성하여 폴리실리콘층(32)에 금속 불순물이 게터링 되도록 한 E.G(Extrinsic Gettering)방식의 에피택셜 웨이퍼가 있다.

이런 E.G 방식의 에피택셜 웨이퍼는 웨이퍼 후면에 형성된 폴리실리콘층이 충분한 게터링 능력을 갖지 못하여 반도체 소자 제조공정 중 발생되는 금속불순물을 충분히 게터링 시키지 못하여 에피택셜층을 오염시키는 문제점이 있었다.

이와 같이 여러 가지 방법으로 금속불순물의 게터링을 실시하고 있으나 종래의 에피택셜 웨이퍼는 반도체 소자 제조공정시 실시되는 다단계의 고온 열처리 공정 중 실리콘 웨이퍼에 존재하는 산소로 인한 결함이 실리콘 웨이퍼와 에피택셜층 경계면 또는 에피택셜층 내부까지 결함이 성장되어 반도체 소자의 특성을 열화시키는 문제점이 있었다.

따라서, 본 발명은 상기한 종래 기술의 문제점을 해결하고자 제안된 것으로서, 반도체 디바이스 제조 공정동안 오염되는 금속 불순물이 실제 소자가 형성되는 제2에피택셜층과 실리콘 웨이퍼 사이에 형성된 제1 에피택셜층내에 게터링되고 조절되도록 하여 반도체 디바이스의 고수율이 실현됨을 목적으로 한다.

상기한 목적을 달성하기 위한 본 발명에 따른 고품질 에피택셜 웨이퍼는 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층이 형성되고, 상기 제1 에피택셜층상에 제1에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층이 형성되어 이루어진다.

상기한 목적을 달성하기 위한 본 발명에 따른 고품질 에피택셜 웨이퍼 제조방법은 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층을 형성하고, 상기 제1 에피택셜층상에 제1 에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층을 연속하여 형성하여 이루어진다.

상기 제1 에피택셜층은 p형 도펀트가 1×10¹⁷atoms/cm³이상 도핑되고, 상기 제2 에피택셜층은 p형 도펀트가 1×10¹⁶atoms/cm³이하로 도핑되는 것이 바람직하다.

상기 제1 에피택셜층은 n형 도펀트가 1×10¹⁶atoms/cm³이상 도핑되고, 제2 에피택셜층은 n형 도펀트가 1×10¹⁵atoms/cm³이하로 도핑되는 것이 바람직하다.

상기 제1 에피택셜층 및 제2 에피택셜층은 2㎛이상의 두께로 형성되는 것이 바람직하다.

도1a 내지 도1c는 종래 방법에 따른 에피택셜 웨이퍼의 단면도.

도 2는 본 발명에 따른 에피택셜 웨이퍼의 단면도.

도 3a 내지 도3b는 본 발명에 따른 에피택셜 웨이퍼의 제조 방법을 도시한 공정도.

*도면의 주요부분에 대한 부호의 설명*

100. 실리콘 웨이퍼 102. 제1 에피택셜층

104. 제2 에피택셜층

이하, 첨부된 도면을 참조하여 본 발명에 따른 고품질 에피택셜 웨이퍼 및 그의 제조방법에 대한 바람직한 실시예를 상세히 설명한다.

도2는 본 발명에 따른 고품질 에피택셜 웨이퍼의 수직 단면도이다.

도시된 바와 같이, 고품질 에피택셜 웨이퍼는 실리콘 웨이퍼(100)상에 도펀트가 고농도로 도핑된 제1 에피택셜층(102)이 형성되고, 상기 제1 에피택셜층(102)상에 제1에피택셜층(102)보다 도펀트가 저농도로 도핑된 제2 에피택셜층(104)이 형성된다.

상기 제1 에피택셜층(102)은 2㎛이상의 두께로 형성되며, p형 도펀트가 1×10¹⁷atoms/cm³이상, n형 도펀트가 1×10¹⁶atoms/cm³이상 도핑되어 게터링 영역으로 작용한다.

또한, 제2 에피택셜층(104)은 2㎛이상의 두께로 형성되며 p형 도펀트가 1×10¹⁶atoms/cm³이하, n형 도펀트가 1×10¹⁵atoms/cm³이하로 도핑되어 반도체 디바이스가 형성되는 활성층으로 사용된다.

이와같은 특성을 갖는 고품질 에피택셜 웨이퍼의 제작공정을 살펴보면 먼저 도 3a에서와 같이, 초크랄스키 방법으로 형성한 실리콘 단결정 잉곳을 슬라이싱한 후 슬라이스드 웨이퍼를 래핑, 에칭등과 같은 성형 공정을 거친다.

그리고 성형 공정이 완료된 웨이퍼에 폴리싱하여 웨이퍼를 경면화한다. 폴리싱이 완료된 웨이퍼를 세정하여 각각의 과정으로부터 형성된 불순물들을 제거하여 실리콘 웨이퍼(100)를 형성한다.

상기와 같은 방식으로 형성된 실리콘 웨이퍼(100)를 에피택셜 성장로(epitaxial reactor)에 넣고 제1에피택셜층(102)을 형성한다.

이때 제1 에피택셜층(102)을 형성하기 위해 사용된 실리콘 웨이퍼(100)의 비 저항, 산소 농도에는 제한이 없다. 그러나 바람직하게는 비저항이 0.1Ω ∼ 100Ω, 산소 농도가 13 ∼ 16 ppma(뉴(new) ASTM 방법으로 측정)인 실리콘 웨이퍼에 사용한다.

실리콘 웨이퍼(100)상에 형성된 제1 에피택셜층(102)은 반체 디바이스 제조 공정시 발생되는 금속 불순물을 제거하기 위한 게터링 영역으로 사용되기 위한 것으로 제1 에피택셜층(102)을 p형으로 형성할 경우 도펀트로서 붕소(boron)를 1×10¹⁷atoms/cm³이상, n형으로 형성할 경우는 인(phosphorous) 또는 비소(arsenic)을 1×10¹⁶atoms/cm³이상의 고농도로 도핑하여 제1에피택셜층을 성장시킨다.

그리고 형성되는 제1에피택셜층(102)의 두께는 2㎛이상 성장시킨다. 바람직하게는 두께가 5∼15㎛로 되도록 한다.

다음으로 도3b에서와 같이, 제1 에피택셜층(102)의 성장이 완료되면 에피택셜 성장로 내에서 연속하여 반도체 디바이스의 활성층으로 사용될 제2 에피택셜층(104)을 성장시킨다.

이때 제2 에피택셜층(104)을 p형으로 형성할 경우 붕소(boron)를 1×10¹⁶atoms/cm³이하, n형으로 형성할 경우는 인(phosphorous) 또는 비소(arsenic)를 1×10¹⁵atoms/cm³이하의 저농도로 주입하여 제2 에피택셜층(104)을 성장시킨다.

그리고 형성되는 제2 에피택셜층(104)의 두께는 2㎛이상 성장시킨다. 바람직하게는 3∼100㎛의 두께로 형성한다.

이후 일반적인 RCA 세정방식으로 세정하여 에피택셜 웨이퍼를 완성한다.

다음은 본 발명의 이해를 돕기 위하여 바람직한 실시 예를 제시한다. 그러나 하기의 실시 예들은 본 발명을 보다 쉽게 이해하기 위하여 제공되는 것으로 본 발명이 하기의 실시 예에 한정되는 것은 아니다.

[실시 예]

쵸크랄스키성장법에 따라 실리콘 단결정 잉곳을 성장시킨 후 잉곳을 웨이퍼 형상으로 절단한다.이후 절단된 웨이퍼에 래핑, 에칭, 폴리싱등의 가공공정을 진행하여 실리콘 웨이퍼를 제조한다.

실리콘 웨이퍼를 뉴 ASTM방법으로 검사하여 비저항이 0.1Ω ∼ 100Ω이고 산소 농도는 13∼ 16ppma의 범위를 만족하는 실리콘 웨이퍼를 준비한다.

준비된 실리콘 웨이퍼에 p형 에피택셜층을 형성하기 위해 실리콘 웨이퍼를 에피택셜 성장로에 넣고 도펀트로 붕소를 8.02×10¹⁷atoms/cm³로 주입하여 제1 에피택셜층을 10㎛의 두께로 성장시킨다.

연속하여 제1 에피택셜층상에 붕소를 1.36×10¹⁶atoms/cm³로 주입하여 제2 에피택셜층을 20㎛ 의 두께로 성장시킨다.

이후 에피택셜층의 성장이 완료된 에피택셜 웨이퍼를 RCA 세정 방식으로 세정한다.

반도체 디바이스 소자가 제조되는 활성층인 제2 에피택셜층을 제1 에피택셜층 성장 후 연속하여 실시하므로 종래의 에피택셜 공정에 더 추가되는 공정이 없으므로 생산비용이 증가되지 않으면서도 고품질의 에피택셜 웨이퍼를 제조할 수 있다.

이와 같이 제1 및 제2 에피택셜층을 가진 2단의 에피택셜층을 형성함으로써 제1 에피택셜층은 고농도로 도핑되어 반도체 디바이스 제조공정 중 발생되는 금속 불순물을 게터링하는 능력이 우수하여 금속 불순물을 효과적으로 게터링할 수 있고, 제2 에피택셜층은 반도체 디바이스가 제조되는 활성층으로 제1에피택셜층상에 형성되어 실리콘 웨이퍼의 결함이 제2 에피택셜층에 영향을 주지 않기 때문에 반도체 디바이스의 제조 수율이 높아진다.

Claims (8)

1. 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층이 형성되고,

   상기 제1 에피택셜층상에 제1 에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층이 형성된 것을 특징으로 하는 고품질 에피택셜 웨이퍼.
2. 제1항에 있어서,

   상기 제1 에피택셜층은 p형 도펀트가 1×10¹⁷atoms/cm³이상 도핑되고,

   상기 제2 에피택셜층은 p형 도펀트가 1×10¹⁶atoms/cm³이하로 도핑되는 것을 특징으로 하는 고품질 에피택셜 웨이퍼.
3. 제1항에 있어서,

   상기 제1 에피택셜층은 n형 도펀트가 1×10¹⁶atoms/cm³이상 도핑되고,

   상기 제2 에피택셜층은 n형 도펀트가 1×10¹⁵atoms/cm³이하로 도핑되는 것을 특징으로 하는 고품질 에피택셜 웨이퍼.
4. 제1항에 있어서,

   상기 제1 에피택셜층 및 제2 에피택셜층은 2㎛이상의 두께로 형성되는 것을 특징으로 하는 고품질 에피택셜 웨이퍼.
5. 실리콘 웨이퍼상에 도펀트가 고농도로 도핑된 제1 에피택셜층을 형성하고,

   상기 제1 에피택셜층상에 제1 에피택셜층보다 도펀트가 저농도로 도핑된 제2 에피택셜층을 연속하여 형성하는 것을 특징으로 하는 고품질 에피택셜 웨이퍼 제조방법.
6. 제5항에 있어서,

   상기 제1 에피택셜층은 p형 도펀트를 1×10¹⁷atoms/cm³이상 도핑하여 형성하고,

   상기 제2 에피택셜층은 p형 도펀트를 1×10¹⁶atoms/cm³이하로 도핑하여 형성하는 것을 특징으로 하는 고품질 에피택셜 웨이퍼 제조방법.
7. 제5항에 있어서,

   상기 제1 에피택셜층은 n형 도펀트를 1×10¹⁶atoms/cm³이상 도핑하여 형성하고,

   상기 제2 에피택셜층은 n형 도펀트를 1×10¹⁵atoms/cm³이하로 도핑하여 형성하는 것을 특징으로 하는 고품질 에피택셜 웨이퍼 제조방법.
8. 제5항에 있어서,

   상기 제1 에피택셜층 및 제2 에피택셜층은 2㎛이상의 두께로 형성하는 것을 특징으로 하는 고품질 에피택셜 웨이퍼 제조방법.