[go: up one dir, main page]

KR20020052457A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20020052457A
KR20020052457A KR1020000081743A KR20000081743A KR20020052457A KR 20020052457 A KR20020052457 A KR 20020052457A KR 1020000081743 A KR1020000081743 A KR 1020000081743A KR 20000081743 A KR20000081743 A KR 20000081743A KR 20020052457 A KR20020052457 A KR 20020052457A
Authority
KR
South Korea
Prior art keywords
insulating film
forming
film
metal layer
pattern
Prior art date
Application number
KR1020000081743A
Other languages
English (en)
Inventor
박명규
강창용
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000081743A priority Critical patent/KR20020052457A/ko
Publication of KR20020052457A publication Critical patent/KR20020052457A/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, DRAM 또는 로직(logic) 소자의 트랜지스터 형성공정에서 다결정실리콘층패턴과 금속층패턴의 적층구조로 형성되는 게이트전극을 형성하는 경우, 절연막패턴으로 상기 금속층패턴이 형성될 부분을 미리 형성한 후 매립하는 다마신 방법을 이용함으로써 게이트전극의 저항을 게이트전극 패터닝 이후에 조절할 수 있으므로 애스펙트비(aspect ratio)를 줄여 후속 사진공정 및 식각공정의 마진을 확보하기 용이하게 하고, 실리사이드화 공정없이 게이트전극의 저항을 감소시킬 수 있으므로 상기 다결정실리콘층패턴의 두께를 감소시킬 수 있으며, 별도의 재산화공정을 생략할 수 있으므로 금속층패턴이 산화되는 것을 방지하고 그에 의해 공정을 단순하게 할 수 있는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 로직 소자의 트랜지스터 형성공정에서 다마신방법으로 다결정실리콘층과 금속층 적층구조의 저항이 작은 게이트전극을 형성하여 소자의 동작 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨리는 문제점이 있다. 따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 다결정실리콘층/산화막 계면의 특성을 이용하여 다결정실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 다결정실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면저항은 약 30∼70Ω/□ 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□ 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□ 정도이다.
이와 같이 게이트 전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장 각광받고 있다.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□ 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
또한, 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 다결정실리콘층과 금속층의 적층구조의 게이트 전극이 사용되고 있다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법을 설명하기로 한다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 로직 소자의 단면도이다.
먼저, 반도체기판(11) 상부에 게이트 절연막(13)과 다결정실리콘층(15)을 순차적으로 형성한다.
다음, 상기 다결정실리콘층(15) 상부에 게이트전극을 정의하는 감광막패턴(17)을 형성한다. (도 1a 참조)
그 다음, 상기 감광막패턴(17)을 식각마스크로 상기 다결정실리콘층(15)과 게이트절연막(13)을 식각하여 게이트전극(16)과 게이트절연막패턴(14)의 적층구조를 형성한다.
다음, 상기 감광막패턴(17)을 제거한다.
그 다음, 상기 적층구조의 양측 반도체기판(11)에 저농도 불순물을 이온주입하여 LDD영역(12)을 형성한다.
다음, 상기 적층구조의 측벽에 절연막 스페이서(19)를 형성한다.
그 다음, 상기 절연막 스페이서(19) 양측 반도체기판(11)에 고농도 불순물을 이온주입하여 소오스/드레인영역(18)을 형성한다. (도 1b 참조)
다음, 상기 게이트전극(16)과 소오스/드레인영역(18) 표면에 금속실리사이드층(20)을 형성한다.
그 다음, 전체표면 상부에 제1층간절연막(21)을 형성하고, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 상기 제1층간절연막(21)을 평탄화시킨다. 이때, 상기 제1층간절연막(21)은 BPSG막으로 형성한다. (도 1c 및 도 1d 참조)
다음, 상기 평탄화된 제1층간절연막(21) 상부에 제2층간절연막(23)을 형성한다. 상기 제2층간절연막(23)은 고밀도 플라즈마 산화막(high density plasma oxidelayer) 또는 HLD(high temperature low pressure deposition)막으로 형성한다. (도 1e 참조)
도 2 는 종래기술에 따른 반도체소자의 제조방법에 의한 DRAM 소자의 단면도로서, 상기 로직 소자는 게이트전극이 다결정실리콘층패턴(16)과 금속실리사이드층(20)의 적층구조로 형성되는 것과 비교하여 DRAM 소자는 다결정실리콘층패턴(25)과 금속층패턴(27), 예를 들어 다결정실리콘층/WN막/W막 적층구조 또는 다결정실리콘층/W막 적층구조로 형성되는 것이 다르다.
또한, 상기 게이트전극 상에 마스크절연막패턴(29)이 구비되는 것도 다르며, 게이트전극 및 소오스/드레인영역 상에 실리사이드막을 형성하는 공정이 없다. (도 2 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 로직 소자의 경우 게이트전극의 저항을 줄이기 위하여 게이트전극으로 되는 다결정실리콘층패턴 및 소오스/드레인영역 상에 금속실리사이드층을 형성하지만, 상기 금속실리사이드층의 두께가 일정하게 형성되기 때문에 저항을 일정 값 이하로 낮추기 어렵고, 그로 인하여 RC 지연으로 인하여 회로 속도 개선에 한계가 있다. 또한, 실리사이드 공정의 특성 상 다결정실리콘층의 그레인 바운더리(grain boundary)를 통해 금속의 확산(diffusion)으로 인하여 GOI(gate oxide integrity) 특성 열화 가능성 때문에 다결정실리콘층의 두께를 2000 Å 두께 이하로 낮추기 어렵다. 그로 인하여 로직 소자의 트랜지스터에서 일반적으로 사용하는 이온주입법으로 다결정실리콘층의 도핑하는데 한계가 있어 게이트전극의 캐패시턴스가 감소하여 구동 전류가 작아져 회로의 속도가 저하되는 원인이 된다.
또한, DRAM 소자의 트랜지스터에서는 소자가 고집적화됨에 따라 동일한 게이트전극 구조로 게이트전극의 저항을 만족시키기 위해서 게이트전극으로 사용되는 다결정실리콘층패턴의 상부에 형성되는 금속층 패턴의 두께를 높여야 하지만 애스펙트비(aspect ratio)를 증가시켜 후속공정을 불리하게 하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점들을 해결하기 위하여, 로직 소자의 트랜지스터 형성공정에서 다마신 방법에 의해 게이트전극 상의 금속층패턴을 플러그인(plug-in)시킴으로써 저항이 감소된 적층구조의 게이트전극을 형성하여 고속으로 동작이 가능한 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e 는 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 로직 소자의 단면도.
도 2 는 종래기술에 따른 반도체소자의 제조방법에 의해 형성된 DRAM 소자의 단면도.
도 3a 내지 도 3g 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11, 31 : 반도체기판 12, 41 : LDD영역
13, 33 : 게이트절연막 14, 34 : 게이트절연막 패턴
15, 35 : 다결정실리콘층 16, 25, 36 : 다결정실리콘층패턴
17, 39 : 감광막패턴 18 : 소오스/드레인영역
19, 43 : 절연막 스페이서 20, 48 : 금속실리사이드층
21, 47 : 제1층간절연막 23, 52 : 제2층간절연막
27, 금속층패턴 29, 38 : 마스크절연막패턴
37 : 마스크절연막 50 : 금속층
51 : 금속층 플러그
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막, 다결정실리콘층패턴과 마스크절연막패턴의 적층구조를 형성하는 공정과,
상기 적층구조 양측 반도체기판에 LDD영역을 형성하는 공정과,
상기 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,
상기 절연막 스페이서 양측 반도체기판에 소오스/드레인영역을 형성하는 공정과,
상기 소오스/드레인영역에 금속실리사이드층을 형성하는 공정과,
전체표면 상부에 제1층간절연막을 형성하고, 평탄화시켜 상기 마스크절연막패턴을 노출시키는 공정과,
상기 노출되는 마스크절연막패턴을 제거하여 홈을 형성하는 공정과,
전체표면 상부에 금속층을 형성하는 공정과,
상기 금속층을 평탄화시켜 상기 홈 내부에 매립되는 금속층 플러그를 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명한다.
도 3a 내지 도 3g 는 본 발명에 따른 반도체소자의 제조방법에 의한 공정 단면도로서, 로직(logic) 소자의 트랜지스터 형성방법에 관한 것이다.
먼저, 반도체기판(31) 상부에 게이트절연막(33)과 다결정실리콘층(35) 및 마스크절연막(37)의 적층구조를 형성한다. 이때, 상기 마스크절연막(37)은 질화막 또는 후속공정에서 제1층간절연막의 화학적 기계적 연마공정에서 상기 제1층간절연막과 연마속도 차이를 갖는 박막으로 형성된다.
다음, 상기 마스크절연막(37) 상부에 게이트전극을 정의하는 감광막패턴(39)을 형성한다. (도 3a 참조)
그 다음, 상기 감광막패턴(39)을 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(38), 다결정실리콘층패턴(36) 및 게이트절연막패턴(34)의 적층구조 패턴을 형성한다.
다음, 상기 감광막패턴(39)을 제거한다.
그 다음, 상기 적층구조패턴의 양측 반도체기판(31)에 저농도의 불순물을 이온주입하여 LDD영역(41)을 형성한다.
다음, 상기 적층구조패턴의 측벽에 절연막 스페이서(43)를 형성한다.
그 다음, 상기 절연막 스페이서(43)의 양측 반도체기판(31)에 고농도의 불순물을 이온주입하여 소오스/드레인영역(45)을 형성한다. (도 3b 참조)
다음, 상기 소오스/드레인영역(45)에 금속실리사이드층(48)을 형성한다. 이때, 상기 금속실리사이드층(48)은 Ti, Co, Ni 등의 금속을 형성한 후 열처리를 하여 상기 소오스/드레인영역(45)과 반응하여 금속실리사이드층을 형성하는 살리사이드방법으로 형성된다.
그 다음, 전체표면 상부에 제1층간절연막(47)을 형성한다. 상기 제1층간절연막(47)은 BPSG막으로 형성된다. (도 3c 참조)
다음, 상기 제1층간절연막(47)을 CMP공정으로 평탄화시켜 상기 마스크절연막패턴(38)을 노출시킨다. (도 3d 참조)
그 다음, 상기 마스크절연막패턴(38)을 식각하여 상기 다결정실리콘층패턴(36)을 노출시키는 홈(49)을 형성한다. 이때, 상기 식각공정은 상기 마스크절연막패턴(38)과 제1층간절연막(47)의 식각선택비 차이를 이용하여 실시된다.
다음, 전체표면 상부에 금속층(50)을 형성하되, 상기 홈(49)을 통해서 상기 다결정실리콘층패턴(36)과 접속되도록 형성한다. 상기 금속층(50)은 Al막, W막, WN막, Cu막 또는 Pt막을 이용하여 화학기상증착(chemical vapor deposition, CVD)방법, 물리기상증착(physical vapor deposition, PVD)방법 또는 도금방법에 의해 형성된다. (도 3f 참조)
그 다음, 상기 금속층(50)을 전면식각공정 또는 CMP공정으로 평탄화시켜 상기 홈 내부에 매립되는 금속층 플러그(51)를 형성한다.
다음, 전체표면 상부에 제2층간절연막(52)을 형성한다. 상기 제2층간절연막(52)은 고밀도 플라즈마 산화막(high density plasma oxide layer) 또는 HLD(high temperature low pressure deposition)막으로 형성된다. (도 3g 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, DRAM 또는 로직(logic) 소자의 트랜지스터 형성공정에서 다결정실리콘층패턴과 금속층패턴의 적층구조로 형성되는 게이트전극을 형성하는 경우, 절연막패턴으로 상기 금속층패턴이 형성될 부분을 미리 형성한 후 매립하는 다마신 방법을 이용함으로써 게이트전극의 저항을 게이트전극 패터닝 이후에 조절할 수 있으므로 애스펙트비(aspect ratio)를 줄여 후속 사진공정 및 식각공정의 마진을 확보하기 용이하게 하고, 실리사이드화 공정없이 게이트전극의 저항을 감소시킬 수 있으므로 상기 다결정실리콘층패턴의 두께를 감소시킬 수 있으며, 별도의 재산화공정을 생략할 수 있으므로 금속층패턴이 산화되는 것을 방지하고 그에 의해 공정을 단순하게 할 수 있는 이점이 있다.

Claims (9)

  1. 반도체기판 상부에 게이트절연막, 다결정실리콘층패턴과 마스크절연막패턴의 적층구조를 형성하는 공정과,
    상기 적층구조 양측 반도체기판에 LDD영역을 형성하는 공정과,
    상기 적층구조 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 절연막 스페이서 양측 반도체기판에 소오스/드레인영역을 형성하는 공정과,
    상기 소오스/드레인영역에 금속실리사이드층을 형성하는 공정과,
    전체표면 상부에 제1층간절연막을 형성하고, 평탄화시켜 상기 마스크절연막패턴을 노출시키는 공정과,
    상기 노출되는 마스크절연막패턴을 제거하여 홈을 형성하는 공정과,
    전체표면 상부에 금속층을 형성하는 공정과,
    상기 금속층을 평탄화시켜 상기 홈 내부에 매립되는 금속층 플러그를 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 마스크절연막패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 마스크절연막은 상기 제1층간절연막과 화학적 기계적 연마공정에 대한 연마속도 차이를 갖는 박막을 이용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 다결정실리콘층패턴과 마스크절연막패턴 사이에 금속층패턴이 구비되는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제1층간절연막은 화학적 기계적 연마공정으로 평탄화시키는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 금속층은 Al막, W막, WN막, Cu막 및 Pt막으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 금속층의 형성방법은 화학기상증착방법, 물리기상증착방법, 도금방법 및 이들의 조합으로 이루어지는 군에서 선택되는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 금속층 플러그는 상기 금속층을 화학적 기계적 연마방법 또는 전면식각공정으로 평탄화시켜 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 제2층간절연막은 고밀도플라즈마 산화막 또는 HLD막으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020000081743A 2000-12-26 2000-12-26 반도체소자의 제조방법 KR20020052457A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000081743A KR20020052457A (ko) 2000-12-26 2000-12-26 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000081743A KR20020052457A (ko) 2000-12-26 2000-12-26 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20020052457A true KR20020052457A (ko) 2002-07-04

Family

ID=27685764

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000081743A KR20020052457A (ko) 2000-12-26 2000-12-26 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20020052457A (ko)

Similar Documents

Publication Publication Date Title
US5723893A (en) Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors
KR100413740B1 (ko) 반도체 장치 및 그 제조 방법
US5902125A (en) Method to form stacked-Si gate pMOSFETs with elevated and extended S/D junction
US6878597B2 (en) Methods of forming source/drain regions using multilayer side wall spacers and structures so formed
JP3762378B2 (ja) 半導体装置及びその製造方法
JP2006156807A (ja) 半導体装置およびその製造方法
JPH11284179A (ja) 半導体装置およびその製造方法
JP2001237427A (ja) 拡張されたソース／ドレインコンタクト領域を有する隆起シリサイドソース／ドレイン型ｍｏｓトランジスタおよび方法
US6130121A (en) Method for fabricating a transistor
US20020132413A1 (en) Method of fabricating a MOS transistor
KR20020083795A (ko) 자기정렬 실리사이드 기술을 사용하는 모스 트랜지스터의제조방법
JP4022989B2 (ja) 半導体装置及びその製造方法
KR100819685B1 (ko) 반도체소자의 제조방법
KR20020048273A (ko) 반도체소자의 제조방법
JP2006352127A (ja) 複数の熱処理によって自己整列されたシリサイド膜を形成する方法
KR20020052457A (ko) 반도체소자의 제조방법
KR100696763B1 (ko) 반도체소자의 게이트전극 형성방법
KR100335274B1 (ko) 반도체소자의제조방법
KR100625389B1 (ko) 반도체소자의 제조방법
KR100583100B1 (ko) 반도체소자의 비트라인 형성방법
KR100557537B1 (ko) 반도체소자의 제조방법
JP2003188386A (ja) 半導体装置およびその製造方法
KR100247811B1 (ko) 반도체장치의 제조방법
JPH11204520A (ja) 半導体集積回路装置およびその製造方法
KR100613585B1 (ko) 반도체 소자의 제조 방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20001226

PG1501 Laying open of application
PC1203 Withdrawal of no request for examination
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid