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KR20020025663A - 넓은 출력 주파수 범위를 갖는 전압 제어 발진 회로 및그것을 구비하는 위상 동기 루프 회로 - Google Patents

넓은 출력 주파수 범위를 갖는 전압 제어 발진 회로 및그것을 구비하는 위상 동기 루프 회로 Download PDF

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KR20020025663A
KR20020025663A KR1020010049509A KR20010049509A KR20020025663A KR 20020025663 A KR20020025663 A KR 20020025663A KR 1020010049509 A KR1020010049509 A KR 1020010049509A KR 20010049509 A KR20010049509 A KR 20010049509A KR 20020025663 A KR20020025663 A KR 20020025663A
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KR
South Korea
Prior art keywords
voltage
circuit
bias voltage
power supply
clock
Prior art date
Application number
KR1020010049509A
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English (en)
Inventor
이토요시아키
오타요시유키
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR20020025663A publication Critical patent/KR20020025663A/ko

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Abstract

본 발명에 따른 전압 제어 발진 회로(10)는 제어 전압 Vcn에 따라 바이어스 전압 Vos를 출력하는 바이어스 전압 생성 회로(11)와, 바이어스 전압 Vos의 공급을 받아 동작하는 링 오실레이터 회로(20)를 포함한다. 바이어스 전압 생성 회로(11)는 전원 전압 Vdd의 공급을 받아 동작하는 연산 증폭기(12)에 의해서 형성되는 귀환 회로를 이용하여 바이어스 전압 Vos를 생성한다. 따라서, 전원 전압 Vdd에 중첩된 고주파 성분, 즉 노이즈의 영향을 억제하여, 위상 변동이 작은 출력 클럭 CLKO을 안정적으로 생성할 수 있다.

Description

넓은 출력 주파수 범위를 갖는 전압 제어 발진 회로 및 그것을 구비하는 위상 동기 루프 회로{VCO CIRCUIT WITH WIDE OUTPUT FREQUENCY RANGE AND PLL CIRCUIT WITH THE VCO CIRCUIT}
본 발명은 전압 제어 발진 회로에 관한 것으로, 보다 구체적으로는, 제어 전압에 따라 발진 주파수를 변화시킬 수 있는 전압 제어 발진 회로 및 그것을 구비하는 위상 동기 루프 회로, 소위 PLL(Phase Locked loop) 회로에 관한 것이다.
동일 시스템 상에 탑재된 복수의 내부 회로를 협조적으로 동작시키기 위해서, 동기된 클럭을 생성하는 위상 동기 루프 회로(PLL 회로)가 이용된다. 특히, 최근에는, LSI(Large Scale Integrated circuit)의 미세화에 따른 고속화가 추진됨에 따라서, LSI가 탑재되는 시스템 전체의 클럭과 LSI의 내부 클럭간의 위상 편차에 대한 마진이 적어져, 위상 편차를 보상하는 PLL 회로의 사용 빈도가 증가하고 있다.
그 결과, 광범위한 주파수 범위에 대응하여 동기된 클럭을 출력하기 위해서는, PLL 회로를 다수 배치할 필요가 생기게 되어, 그에 따른 설계 부하가 증가하게 되었다. 따라서, PLL 회로의 출력 주파수 범위(이하, 동기 범위(lock range)라고 칭함)를 넓게 하여, 가능한 한 단일 PLL 회로에 의해 필요한 주파수 범위를 커버하는 것이 중요하다.
PLL 회로의 동기 범위는 내포되는 전압 제어 발진기(VCO: Voltage Controlled Oscillator)의 출력 주파수 범위에 크게 의존하므로, 전압 제어 발진 회로의 출력 주파수 범위를 넓게 확보하는 것이 중요하다. 이러한 전압 제어 발진 회로의 일반적인 구성은, 예를 들면, 일본 특허 공개 평성 제9-200001호 공보의 도 2에 개시되어 있다. 이하에 있어서는, 상기 공보에 개시된 전압 제어 발진 회로의 일반적인 구성을 종래의 기술로 칭한다.
도 12는 종래의 기술의 전압 제어 발진 회로(70)의 구성을 나타내는 회로도이다.
도 12를 참조하면, 전압 제어 발진 회로(70)는 3단의 인버터로 구성된 링 오실레이터를 갖는다. 링 오실레이터는 P 채널 트랜지스터(51a) 및 N채널 트랜지스터(51b)로 형성되는 인버터와, P 채널 트랜지스터(52a) 및 N채널 트랜지스터(52b)로 구성되는 인버터와, P 채널 트랜지스터(53a) 및 N채널 트랜지스터(53b)로 구성되는 인버터를 갖는다. 각 인버터의 출력 노드에는 링 오실레이터의 지연값을 결정하기 위한 콘덴서(51c), (52c), (53c)가 각각 결합되어 있다.
전압 제어 발진 회로(70)는 고정 전압 Vf가 게이트를 통해 입력되는 P 채널 트랜지스터(54)와, 제어 전압 Vc가 게이트를 통해 입력되는 P 채널 트랜지스터(55)와, 전류 미러를 구성하는 N채널 트랜지스터(56), (57)를 구비한다.
전압 제어 발진 회로(70)는 전원 전압 Vdd를 공급하는 전원 노드와 3단의 인버터의 사이에 각각 결합되고, 각 인버터에 공급되는 동작 전류를 제어하기 위한 P 채널 트랜지스터(59), (60), (61)와, 트랜지스터(59)와 전류 미러를 구성하는 트랜지스터(58)를 더 갖는다.
전압 제어 발진 회로(70)는 접지 전압 Vss를 공급하는 접지 노드와 인버터 사이에 각각 결합되는 N채널 트랜지스터(62), (63), (64)를 더 갖는다.
전압 제어 발진 회로(70)에 있어서, 3단의 인버터로 구성되는 링 오실레이터는 발진 동작을 수행한다. 이 링 오실레이터의 발진 주파수는 다음과 같이 하여 결정된다.
고정 전압 Vf가 게이트를 통해 입력되는 트랜지스터(54)의 드레인·소스 사이에 흐르는 전류와, 제어 전압 Vc가 게이트를 통해 입력되는 트랜지스터(55)의 드레인·소스 사이에 흐르는 전류의 합이 트랜지스터(56)에 유입된다. 트랜지스터(55)의 드레인·소스 사이에 흐르는 전류는 제어 전압 Vc에 의해서 제어된다.
트랜지스터(56)는 트랜지스터(57)와 전류 미러를 구성하고 있기 때문에, 트랜지스터(57)에도 트랜지스터(56)와 동등한 전류가 흐르고, 그 전류는 트랜지스터(58)에도 흐른다. 트랜지스터(58)는 트랜지스터(59)와 전류 미러를 구성하므로, 트랜지스터(59)에도 동등한 전류가 흐른다. 그리고, 전류 제어용의 트랜지스터(60), (61)에는 트랜지스터(59)(트랜지스터(58))와의 크기 비에 비례한 전류가 각각 흐른다. 마찬가지로, 전류 제어용의 N채널 트랜지스터(62), (63), (64)에는 트랜지스터(57)(트랜지스터(56))와의 크기 비에 비례한 전류가 흐른다.
이와 같이 하여, 링 오실레이터를 구성하는 3단의 인버터에 각각 흐르는 동작 전류와, 지연용 콘덴서(51c), (52c), (53c)의 값에 의해서 발진 주파수가 결정된다. 각 콘덴서(51c), (52c), (53c)는 링 오실레이터를 구성하는 각 단의 인버터의 부하 용량으로서, 각 단의 지연 시간을 결정한다.
따라서, 전압 제어 발진 회로(70)의 발진 주파수는 트랜지스터(55)의 게이트에 입력되는 제어 전압 Vc을 변화시켜, 링 오실레이터를 형성하는 각 인버터에 흐르는 동작 전류를 변경함으로써 변화된다. 또한, 트랜지스터(54)에 입력되는 고정 전압 Vf의 설정값을 변경함으로써도, 마찬가지로 링 오실레이터의 각 인버터에 흐르는 동작 전류값이 변화하므로, 동일한 제어 전압 Vc를 기초로 하여도 발진 주파수가 다르게 된다. 즉, 고정 전압 Vf를 파라미터로 하는 복수의 발진 주파수-제어 전압 Vc 특성이 얻어진다.
그러나, 종래 기술의 전압 제어 발진 회로(70)는 입력된 제어 전압 Vc에 따라서 전압-전류 변환을 수행하여, 링 오실레이터에서의 각 인버터의 동작 전류를 결정한다. 그 결과, 인버터의 동작 전류에 따른 발진 주파수를 갖는 클럭 CLKO이 링 오실레이터에 의해 출력된다.
따라서, 전류값에 의해서 링 오실레이터의 발진 동작을 제어하는 구성이기 때문에, 발진 주파수 범위를 넓게 취하는 것은 곤란하다. 이 때문에, 그러한 전압 발진 회로를 이용하여 PLL 회로를 구성하여도, 동기 범위가 넓은 PLL을 구현하는 것은 곤란하다.
또한, PLL 회로에 의해서 생성되는 클럭에 발생하는 지터(위상 편차)의 대표적인 요인으로서는, 전원 전압에 중첩된 노이즈(이하, 전원 노이즈라고 약칭함)를 들 수 있다.
여기서, 도 12를 다시 참조하면, 전원 노드에 의해서 공급되는 전원 전압 Vdd에 노이즈가 발생하면, 전류 제어용 P 채널 트랜지스터(58), (59), (60), (61)의 소스 전압이 직접적으로 변동하기 때문에, 전원 노이즈의 영향이 링 오실레이터를 구성하는 각 인버터의 동작 전류에 직접적인 영향을 미치게 된다. 그 결과, 전압 제어 발진 회로(70)의 발진 주파수도 전원 노이즈의 영향을 직접적으로 받게 된다.
이 때문에, 종래 기술의 전압 제어 발진 회로(70)에 대해서는, 전원 노이즈를 줄이기 위한 레귤레이터 회로나 필터 회로가 필요하게 되었다.
도 13은 전압 제어 발진 회로(70)의 전원 전압에 대응하여 마련되는 필터 회로의 구성을 나타내는 회로도이다.
도 13을 참조하면, 필터 회로(71)는 전원 노드(75)와 접지 전압 Vss를 공급하는 접지 노드 사이에 결합되는 평활 용량(72)과, 전원 노드(75)와 직렬로 결합되는 저항 소자(73)를 갖는다. 필터 회로(71)는 평활 용량(72) 및 저항 소자(73)로 형성되는 저역 통과 필터에 의해서, 전원 전압 Vdd에 중첩된 고주파 성분, 즉 노이즈가 전원 노드(75)에 전달되는 것을 방지한다.
그러나, 이러한 필터 회로(71)에 있어서는, 저항 소자(73)의 저항값을 크게 취하면, 전원 노드(75)의 전압 레벨이 떨어지게 된다. 따라서, 저항 소자(71)의 저항값과 평활 용량(72)의 용량값의 곱으로 결정되는 차단 주파수를 충분히 낮게 하기 위해서는, 평활 용량(72)의 용량값을 크게 할 필요가 생긴다. 그 결과, 평활 용량(72)이 차지하는 면적이 커지게 되어, 레이아웃 설계가 제한된다라고 하는 문제점이 초래된다.
따라서, 본 발명의 목적은 넓은 출력 주파수 범위를 가지며, 또한 전원 노이즈의 영향을 억제할 수 있는 전압 제어 발진 회로 및 그것을 구비하는 위상 동기 루프 회로의 구성을 제공하는 것에 있다.
도 1은 본 발명의 실시예에 따른 위상 동기 루프 회로(1)의 구성을 나타내는 개략적인 블럭도,
도 2는 전압 제어 발진 회로(10)의 구성을 나타내는 회로도,
도 3은 연산 증폭기의 주파수 특성을 나타내는 개념도,
도 4는 본 발명의 실시예 2에 따른 전압 제어 발진 회로(30)의 구성을 나타내는 블럭도,
도 5는 필터 회로(31)의 다른 구성예를 나타내는 회로도,
도 6은 본 발명의 실시예 3에 따른 전압 제어 발진 회로(40)의 구성을 나타내는 블럭도,
도 7a 내지 도 7d는 연산 증폭기(12)의 동작에서의 전원 노이즈의 영향을 설명하는 개념도,
도 8은 필터 회로(35)의 다른 구성예를 나타내는 도면,
도 9는 본 발명의 실시예 4에 따른 전압 제어 발진 회로(50)의 구성을 나타내는 블럭도,
도 10은 실시예 4의 변형예에 따른 전압 제어 발진 회로(52)의 구성을 나타내는 블럭도,
도 11은 본 발명의 실시예에 따른 연산 증폭기(12)의 구성예를 나타내는 회로도,
도 12는 종래의 기술의 전압 제어 발진 회로(70)의 구성을 나타내는 회로도,
도 13은 전압 제어 발진 회로(70)의 전원 전압에 대응하여 마련되는 필터 회로의 구성을 나타내는 회로도.
도면의 주요 부분에 대한 부호의 설명
1: 위상 동기 루프 회로2: 위상 비교 회로
3: 제어 회로4: 내부 회로
5: 전원 배선9: 드라이버 회로
10: 전압 제어 발진 회로11, 51, 53: 바이어스 전압 생성 회로
12: 연산 증폭기14, 17: 귀환 회로
20: 링 오실레이터 회로21: 인버터
본 발명은 요약하면, 전원 전압의 공급을 받아 동작하는 전압 제어 발진 회로로서, 전압 생성 회로와 링 오실레이터 회로를 구비한다. 전압 생성 회로는 외부로부터 공급되는 제어 전압에 따라서, 바이어스 전압의 전압 레벨을 설정한다. 전압 생성 회로는 전원 전압을 공급받아 동작하는 1단 구성의 증폭기인 연산 증폭기를 포함한다. 연산 증폭기는 제어 전압 및 기준 전압 중 어느 것인가에 하나씩 각각 전기적으로 결합되는 제 1 및 제 2 입력 단자와, 바이어스 전압을 출력하는 출력 단자를 갖는다. 전압 생성 회로는 출력 단자와 제 1 및 제 2 입력 단자 중 한쪽과의 사이에 결합되는 귀환 회로를 더 포함한다. 링 오실레이터 회로는 각각이 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는다.
따라서, 본 발명의 주된 이점은, 주파수 특성이 우수한 1단 구성의 연산 증폭기를 포함하는 전압 생성 회로가 생성하는 바이어스 전압에 의해서 링 오실레이터의 발진 주파수를 제어하므로, 위상 변동이 작은 클럭을 안정적으로 생성할 수 있는, 주파수 특성이 우수한 전압 제어 발진 회로를 실현할 수 있는 점에 있다.
본 발명의 다른 특징에 따르면, 전원 전압의 공급을 받아 동작하는 전압 제어 발진 회로로서, 전압 생성 회로와 링 오실레이터 회로를 구비한다. 전압 생성 회로는 제어 전압을 수신함과 동시에 소정의 증폭률로 증폭하여, 제어 전압과는 다른 전압 레벨을 갖는 바이어스 전압을 생성한다. 링 오실레이터 회로는 바이어스 전압에 따른 주파수를 갖는 클럭을 생성한다. 링 오실레이터 회로는 각각이 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는다.
따라서, 본 발명에 따른 전압 제어 발진 회로는 연산 증폭기를 포함하는 전압 변환 회로가 생성하는 바이어스 전압에 의해서 링 오실레이터의 발진 주파수를 제어하기 때문에, 전원 전압에 중첩된 노이즈에 의한 악영향을 억제하여, 위상 변동이 작은 클럭을 안정적으로 생성할 수 있다.
본 발명의 또 다른 특징에 따르면, 내부 회로를 기준 클럭과 동기하여 동작시키기 위한 출력 클럭을 생성하는 위상 동기 루프 회로로서, 위상 비교 회로와, 제어 회로와, 전압 제어 발진 회로를 포함한다. 위상 비교 회로는 기준 클럭과 내부 회로로부터의 귀환 클럭의 위상을 비교한다. 제어 회로는 위상 비교 회로의 위상 비교 결과에 근거하여, 제어 전압의 전압 레벨을 설정한다. 전압 제어 발진 회로는 전원 전압의 공급을 받아 동작하여, 제어 전압에 따른 주파수를 갖는 출력 클럭을 내부 회로에 공급한다. 전압 제어 발진 회로는 제어 전압에 따라 바이어스 전압의 전압 레벨을 설정하는 전압 생성 회로를 포함한다. 전압 생성 회로는 전원 전압의 공급을 받아 동작하는 1단 구성의 증폭기인 연산 증폭기를 갖는다. 연산 증폭기는 제어 전압과 기준 전압 중 어느 것인가에 하나씩 각각 전기적으로 결합되는 제 1 및 제 2 입력 단자와, 바이어스 전압을 출력하는 출력 단자를 갖는다. 전압 생성 회로는 출력 단자와 제 1 및 제 2 입력 단자 중 한쪽과의 사이에 결합되는 귀환 회로를 더 갖는다. 전압 제어 발진 회로는 출력 클럭으로서, 바이어스 전압에 따른 주파수를 갖는 클럭을 생성하는 링 오실레이터 회로를 더 포함한다. 링오실레이터 회로는 각각이 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는다.
또한, 본 발명에 따른 위상 동기 루프 회로는 주파수 특성에 우수한 연산 증폭기를 포함하는 전압 생성 회로에 의해서 생성되는 바이어스 전압에 의해서, 전압 제어 발진 회로의 출력 클럭의 발진 주파수를 제어하기 때문에, 위상 동기 루프 회로 전체의 안정성에 악영향을 미치지 않고, 전원 전압에 중첩된 노이즈가 출력 클럭에 미치는 영향을 억제할 수 있다.
이하에서, 본 발명의 실시예에 대하여 도면을 참조하면서 상세히 설명한다. 또한, 각 도면에 있어서 동일 부호는 동일하거나 그에 상당하는 부분을 나타낸다.
(실시예 1)
도 1을 참조하여, 본 발명의 실시예에 따른 위상 동기 루프 회로(1)는 내부 회로(4)로부터 귀환된 피드백 클럭 FBCLK과 입력 클럭 CLKI가 동기되도록, 내부 회로(4)에 공급하는 출력 클럭 CLKO을 제어한다. 이것에 의해, 내부 회로(4) 내에서 발생하는 지연을 보상하여, 내부 회로(4)를 입력 클럭 CLKI에 동기시켜 동작시킬 수 있다.
위상 동기 루프 회로(1)는 입력 클럭 CLKI와 피드백 클럭 FBCLK의 위상을 비교하는 위상 비교 회로(2)와, 위상 비교 회로(2)의 위상 비교 결과에 따라 제어 전압 Vcn을 출력하는 제어 회로(3)와, 제어 전압 Vcn에 따른 발진 주파수를 갖는 출력 클럭 CLKO을 생성하는 전압 제어 발진 회로(10)를 구비한다. 전압 제어 발진회로(10)는 전원 배선(5)으로부터 공급되는 전원 전압 Vdd에 근거하여 동작한다.
출력 클럭 CLKO은 그 동작 클럭으로서 내부 회로(4)에 공급된다. 출력 클럭 CLKO은 내부 회로(4) 내의 1개 또는 복수개의 드라이버 회로(9)를 경유하여, 피드백 클럭 FBCLK으로서 위상 비교 회로(2)에 공급된다. 또한, 드라이버 회로(9)를 경유하지 않고, 출력 클럭 CLKO을 그대로 피드백 클럭 FBCLK으로서 이용할 수도 있다.
도 2를 참조하면, 전압 제어 발진 회로(10)는 제어 전압 Vcn에 따라 바이어스 전압 Vos를 출력하는 바이어스 전압 생성 회로(11)와, 바이어스 전압 Vos의 공급을 받아 동작하는 링 오실레이터 회로(20)를 포함한다.
링 오실레이터 회로(20)는 직렬로 결합된 (2n+1)개(여기서, n은 자연수)의 인버터(21)를 갖는다. 이들 인버터는 고리 형상으로 결합되며, 최종단의 인버터 출력은 최초 단의 인버터의 입력 노드로 귀환된다. 각 인버터(21)는 바이어스 전압 배선(6) 및 접지 배선(7)으로부터 바이어스 전압 Vos 및 접지 전압 Vss를 각각 받아 동작한다. 각 인버터(21)는 상보적으로 온/오프 상태로 되는 P 채널 트랜지스터(22a) 및 N채널 트랜지스터(22b)를 갖는다.
링 오실레이터 회로(20)가 출력하는 출력 클럭 CLKO의 주파수 fosc는 fosc=1/((2n+1)(Th+Tl))로 주어진다. 여기서, Th는 각 인버터를 구성하는 트랜지스터(22a)의 상승 시간이며, Tl는 각 인버터를 구성하는 트랜지스터(22b)의 하강 시간이다. 바이어스 전압 Vos의 변화에 따라서, 트랜지스터(22a), (22b)의 상승 시간 Th 및 하강 시간 T1이 각각 변화된다. 그 결과, 발진 주파수 fosc는 바이어스 전압 Vos의 전압 레벨에 따라 제어된다.
바이어스 전압 생성 회로(11)는 전원 전압 Vdd의 공급을 받아 동작하는 연산 증폭기(12)와, 연산 증폭기(12)의 출력 단자(13c)와 반전 입력 단자(13b) 사이에 결합되는 저항 소자(14)와, 반전 입력 단자(13b)와 접지 배선(7) 사이에 결합되는 저항 소자(15)를 갖는다. 저항 소자(14), (15)의 저항값은 각각 Rf 및 Rs로 표시된다.
연산 증폭기(12)의 비반전 입력 단자(13a)에는 제어 회로(3)로부터의 제어 전압 Vcn이 입력된다. 연산 증폭기(12)의 출력 단자(13c)는 바이어스 전압 Vos를 공급하는 바이어스 전압 배선(6)과 결합된다.
이러한 구성으로 함으로써, 바이어스 전압 생성 회로(11)는 연산 증폭기를 이용한 비반전 증폭 회로로서 동작한다. 따라서, 바이어스 전압 Vos는 이하에 나타내는 수학식 1로 표현된다.
Vos=(1+Rf/Rs)·Vcn
따라서, 바이어스 전압 생성 회로(11)는 저항 소자(14), (15)의 저항값의 비에 의해서 정해지는 1 이상의 증폭률에 따라서 제어 전압 Vcn을 증폭하여, 바이어스 전압 Vos를 생성한다. 따라서, 바이어스 전압 Vos를 접지 전압 Vss로부터 전원 전압 Vdd까지의 전압 범위에서 변화시켜, 링 오실레이터 회로(10)의 발진 주파수 fosc의 범위를 넓게 취할 수 있다. 이것에 의해, 전압 제어 발진 회로(10)가 탑재되는 위상 동기 루프 회로(1)의 동기 범위도 넓게 된다.
또한, 전원 배선(5)에서의 전원 전압 Vdd의 노이즈에 의한 전압 레벨의 변동은 바이어스 전압 Vos에 직접적으로 영향을 미치지 않는다. 따라서, 대형 필터 회로를 마련하지 않고도, 전원 노이즈의 영향을 억제하여 위상 변동이 작은 출력 클럭 CLKO을 안정적으로 생성할 수 있다.
통상적으로 이용되는 연산 증폭기에는, 증폭률을 중시한 다단 구성, 대표적으로는 2단 구성의 연산 증폭기가 사용된다. 이에 비하여, 본 발명의 실시예에서의 연산 증폭기(12)에는, 이득은 다단 구성의 증폭기보다도 낮지만, 주파수 특성에 우수한 1단 구성의 증폭기가 사용된다.
도 3에는, 연산 증폭기의 주파수 특성을 나타내는 개념도가 도시되어 있다. 연산 증폭기(12)를 다단 구성이 아닌 1단 구성으로 설정한 경우, 연산 증폭기(12)가 안정적으로 증폭 동작을 수행할 수 있는 범위는, 도 3에 있어서 f0-f1로 나타내는 바와 같이, 고주파 측으로 확대된다. 이와 같이, 연산 증폭기로서 주파수 특성에 우수한 1단 구성의 증폭기를 사용함으로써, 주파수 특성이 우수한 전압 제어 발진 회로를 설계할 수 있다.
또한, 도 1에 도시한 바와 같이, 전압 제어 발진 회로가 적용되는 위상 동기 루프 회로(1)는 피드백 시스템을 구성하기 때문에, 시스템 전체의 안정성을 충분히 고려할 필요가 있다. 본 발명은 연산 증폭기를 이용하여 전압 제어 발진 회로의 특성을 향상시키는 것을 목적으로 하지만, 연산 증폭기를 포함한 구성으로 함으로써, 전압 제어 발진 회로의 주파수 특성이, 위상 동기 루프 회로(1) 내의 다른 회로, 특히 제어 회로(3)와 비교하여 무시할 수 없는 레벨까지 악화되면, 위상 동기루프 회로 전체의 안정성에 영향을 미칠 우려가 있다. 그 결과, 안정성을 확보하기 위한 여유를 갖게 할 필요가 발생하여, PLL의 설계 자유도를 상실하게 된다.
따라서, 본 발명의 목적인 전압 제어 발진 회로의 특성 향상을 위상 동기 루프 전체의 안정성 확보와 양립하여 실현하기 위해서는, 전압 제어 발진 회로에 이용되는 연산 증폭기를 1단 구성으로 설정하여, 전압 제어 발진 회로의 주파수 특성이 위상 동기 루프 회로의 안정성에 미치는 영향을 무시할 수 있도록 하여 두는 것이 바람직하다.
(실시예 2)
도 4를 참조하면, 본 발명의 실시예 2에 따른 전압 제어 발진 회로(30)는 도 2에 도시한 전압 제어 발진 회로(10)의 구성에 부가하여, 바이어스 전압 배선(6)에 결합된 필터 회로(31)를 더 포함하는 점에서 다르다.
필터 회로(31)는 바이어스 전압 배선(6)과 직렬로 결합되는 저항 소자(32)와, 바이어스 전압 배선(6)과 접지 배선(7) 사이에 결합되는 콘덴서(33)를 갖는다. 저항 소자(32)의 저항값 및 캐패시터(33)의 용량값을 각각 R 및 C라고 하면, 필터 회로(31)의 차단 주파수는 fc=1/(2π·R·C)로 표현된다. 필터 회로(31)는 바이어스 전압 Vos의 고주파 성분, 즉 노이즈를 제거하여, 링 오실레이터 회로(20)의 발진 주파수 fosc를 더욱 안정화시키기 위해서 마련된다. 전압 제어 발진 회로(30)의 그 밖의 부분의 구성 및 동작은, 도 2에 도시한 전압 제어 발진 회로(10)의 경우와 동일하므로, 그에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 필터 회로(31)는 바이어스 전압 배선(6)과 접지 배선(7) 사이에 결합되는 콘덴서(33)만으로 구성할 수도 있다. 콘덴서만으로 필터 회로를 구성함으로써, 바이어스 전압 Vos의 전압 레벨이 저하되는 것을 방지하여, 발진 주파수 범위를 넓게 확보할 수 있다.
(실시예 3)
도 6을 참조하면, 본 발명의 실시예 3에 따른 전압 제어 발진 회로(40)는, 도 2에 도시한 전압 제어 발진 회로(10)의 구성에 부가하여, 전원 배선(5)에 결합된 필터 회로(35)를 더 구비하는 점에서 다르다.
필터 회로(35)는 전원 배선(5)과 직렬로 결합되는 저항 소자(36)와, 전원 배선(5)과 접지 배선(7) 사이에 결합되는 콘덴서(37)를 포함하는 저역 통과 필터이다. 필터 회로(35)는 연산 증폭기(12)에 공급되는 전원 전압 Vdd의 노이즈를 제거하기 위해서 마련된다. 전압 제어 발진 회로(40)의 그 밖의 부분의 구성 및 동작은 전압 제어 발진 회로(10)와 마찬가지이므로 그에 대한 상세한 설명은 생략한다.
다음에, 도 7a 내지 도 7d를 참조하여, 연산 증폭기(12)의 동작에 있어서의 전원 노이즈의 영향을 설명한다.
도 7a에는, 연산 증폭기의 귀환 동작에 의해서 증폭되는 주파수 응답이 도시된다. 도 7a를 참조하면, 주파수 fl 이상의 고주파 성분은 연산 증폭기의 귀환 동작에 의해서 증폭된다.
도 7b에는, 연산 증폭기에서의 고주파 성분의 감쇠 특성이 도시된다. 도 7b를 참조하면, 주파수 fh 이상의 고주파 성분은 감쇠된다. 따라서, 도 7a와 도 7b의 주파수 특성을 조합하여, 도 7c와 같이 연산 증폭기(12)를 이용한 바이어스 전압 발생 회로(11)의 주파수 특성이 주어진다. 이와 같이, 연산 증폭기의 귀환 동작에 의한 주파수 응답과 고주파 성분의 감쇠 특성의 차이에 의해서, 바이어스 전압 발생 회로(11)의 주파수 응답에는 피크 주파수 fp가 나타나게 된다.
따라서, 바이어스 전압 발생 회로(11)의 주파수 특성을 도 7d에 도시하는 바와 같은 평활한 것으로 하기 위해서는, 피크 주파수 fp에 상당하는 컷오프 주파수를 갖는 저역 통과 필터를 전원 배선(5)에 대응하여 마련할 필요가 있다.
즉, 도 6에 도시된 필터 회로(35)에 있어서, 저항 소자(36)의 저항값 R 및 콘덴서(37)의 용량값 C를 fp=1/(2π·R·C)로 되도록 설계하면, 바이어스 전압 발생 회로(11)의 주파수 특성을 도 7d에 도시하는 바와 같은 이상적인 것으로 할 수 있다.
이 경우에, 전원 전압 Vdd을 직접 링 오실레이터 회로(20)에 공급하는 구성이 아니기 때문에, 필터 회로(35)의 컷오프 주파수는 도 12에 도시한 종래의 필터 회로(71)와 비교하여 높게 설정할 수 있다. 그 결과, 필터 회로(35)는 종래의 필터 회로(71) 보다도 소형화할 수 있다.
또한, 전술한 바와 같이, 연산 증폭기(12)에 주파수 특성이 우수한 1단 구성의 것을 채용함으로써, 피크 주파수 fp를 보다 고주파 측으로 설정할 수 있다. 이것에 의해, 필터 회로(35) 내의 콘덴서(37)의 용량값 C를 작게 하여, 콘덴서(37)를 더욱 소형화하는 것이 가능해진다.
이와 같이, 소형화된 필터 회로에 의해서, 전원 노이즈의 영향을 더욱 억제하여, 안정적인 주파수 및 위상에서 출력 클럭 CLKO을 생성할 수 있게 된다.
도 8을 참조하면, 다른 구성예에 따른 필터 회로(35)는 전원 배선(5)과 직렬로 결합되는 전원 공급 트랜지스터(38)와, 전원 배선(5)과 접지 배선(7)의 사이에 결합되는 콘덴서(37)를 포함한다. 전원 공급 트랜지스터(38)의 게이트에는, 연산 증폭기(12)에 대한 전원 전압 Vdd의 공급의 수행 및 정지를 지시하기 위한 제어 신호 PWC가 입력된다. 이것에 의해, 연산 증폭기(12)의 동작이 불필요한 기간에서는, 제어 신호 PWC를 비활성 상태로 하여 전원 공급 트랜지스터(38)를 오프 상태로 함으로써, 전압 제어 발진 회로(40)의 저소비 전력화를 도모할 수 있다.
한편, 연산 증폭기(12)가 동작하는 기간에서는, 제어 신호 PWC를 활성 상태로 하여 전원 공급 트랜지스터(38)를 온 상태로 함으로써, 연산 증폭기(12)에 대하여 전원 전압 Vdd를 공급한다. 이 경우에는, 전원 공급 트랜지스터(38)의 온 저항과 콘덴서(37)에 의하여, 도 6과 마찬가지의 저역 통과 필터를 구성할 수 있다. 그 결과, 필터 회로(35)를 대형화하지 않고도, 전원 노이즈를 억제할 뿐만 아니라 전원 공급 제어에 의한 저소비 전력화를 더욱 도모할 수 있다.
(실시예 4)
실시예 4에서는, 바이어스 전압 발생 회로(11)의 연산 증폭기(12)에 의해서 형성되는 연산 증폭 회로의 구성의 변동에 대하여 설명한다.
도 9를 참조하면, 본 발명의 실시예 4에 따른 전압 제어 발진 회로(50)는,도 2에 도시한 전압 제어 발진 회로(10)와 비교하여, 바이어스 전압 발생 회로(11) 대신에 바이어스 전압 발생 회로(51)를 구비하는 점에서 다르다. 전압 제어 발진 회로(50)의 그 밖의 부분의 구성 및 동작은 전압 제어 발진 회로(10)와 마찬가지이므로 그에 대한 설명은 생략한다.
연산 증폭기(12)의 출력 단자(13c)는 반전 입력 단자(13b)와 직접 결합된다. 한편, 연산 증폭기(12)의 입력 단자에는 제어 회로(3)로부터의 제어 전압 Vcn이 입력된다. 따라서, 바이어스 전압 발생 회로(51)는 소위 전압 팔로워 회로(voltage follower circuit)로서 동작한다.
바이어스 전압 발생 회로(51)에 있어서는, 바이어스 전압 Vos는 수학식 1에 있어서 Rs→∞로 한 상태에 상당하기 때문에, Vos=Vcn으로 된다. 이와 같이, 바이어스 전압 발생 회로(51)는 제어 전압 Vcn의 전압 레벨을 증폭하지 않지만, 바이어스 전압 Vos를 제어 전압 Vcn과 동일 레벨로 안정적으로 설정할 수 있다.
이상적으로는, 연산 증폭기(12)의 입력 임피던스가 무한대로 되어, 출력 임피던스가 0으로 되므로, 바이어스 전압 발생 회로(51)는 앞뒤로 접속된 회로군의 영향을 받지 않고, 제어 전압 Vcn과 동일 레벨의 바이어스 전압 Vos를 안정적으로 생성할 수 있다.
따라서, 출력 클럭 CLKO의 발진 주파수 fosc를 제어 전압 Vcn에 따라 안정적으로 제어하여, 위상 변동이 작은 출력 클럭 CLKO을 생성할 수 있다.
(실시예 4의 변형예)
도 10을 참조하면, 실시예 4의 변형예에 따른 전압 제어 발진 회로(52)는 도 2에 도시한 전압 제어 발진 회로(10)의 구성과 비교하여, 바이어스 전압 발생 회로(11) 대신에, 바이어스 전압 발생 회로(53)를 포함하는 점에서 다르다. 전압 제어 발진 회로(52)의 그 밖의 부분의 구성 및 동작은 전압 제어 발진 회로(10)와 마찬가지이므로 그에 대한 상세한 설명은 생략한다.
바이어스 전압 발생 회로(53)는 직렬로 접속된 2개의 반전 증폭 회로(16)를 갖는다. 반전 증폭 회로(16)는 연산 증폭기(12)와, 연산 증폭기(12)의 출력 단자(13c)와 반전 입력 단자(13a) 사이에 결합되는 저항 소자(17)와, 반전 입력 단자(13a)에 결합되는 저항 소자(18)를 갖는다. 연산 증폭기(12)의 비반전 입력 단자(13b)는 접지 배선(7)과 결합된다. 제어 회로(3)로부터의 제어 전압 Vcn은 저항 소자(18)를 경유하여 반전 입력 단자(13a)에 입력된다.
반전 증폭 회로(16)에서는, 저항 소자(17), (18)의 저항값을 각각 Rf 및 Rs라고 하면, 제어 전압 Vcn에 상당하는 입력 전압 Vi와 출력 단자(13c)의 출력 전압 Vo의 사이의 관계는 수학식 2와 같이 된다.
Vo=-(Rf/Rs)·Vi
이와 같이, 반전 증폭 회로(16)에서는, 출력 전압 Vo은 입력 전압 Vi와 극성이 반전한다. 또한, 본 실시예에서는, 반전 증폭 회로(16)의 증폭률은 1 이하로 설정되어 있다. 즉, Rf≤Rs로 설정되어 있다.
따라서, 이와 같이 반전 증폭 회로(16)를 2개(짝수개) 직렬로 결합함으로써, 제어 전압 Vcn에 따른, 제어 전압 Vcn보다도 낮은 전압값을 바이어스 전압 Vos로서 링 오실레이터 회로(20)에 공급할 수 있다.
이러한 구성은, 링 오실레이터 회로(20)에서의 발진 주파수 fosc의 범위를 그 만큼 넓게 취할 필요가 없고, 또한 전원 노이즈에 기인하는 위상 변동의 억제가 엄격히 요구되는 경우에 적합하다. 즉, 증폭률을 1 이하로 설정함으로써, 전원 노이즈의 영향을 억제하는 효과를 더욱 높인 것이다.
또한, 이와 같이 짝수개의 반전 증폭 회로(16)를 직렬로 결합하는 것이 아니고, 1개의 반전 증폭 회로(16)에 의해서, 극성의 배치를 변환한 링 오실레이터 회로를 구동하는 구성으로 하는 것도 가능하다.
이러한 구성으로 함으로써, 발진 주파수의 범위가 좁고, 또한 전원 노이즈 등의 영향에 의한 위상 변동의 억제가 엄격히 요구되는 경우에 대응할 수 있다.
(실시예 5)
실시예 5에서는, 본 발명의 실시예에서 사용되는 주파수 특성이 우수한 연산 증폭기(12)의 구성에 대하여 설명한다.
도 11에는, 본 발명의 실시예에 따른 연산 증폭기(12)의 구성예가 도시되어 있다. 도 11에는, 소위 폴디드 캐스코드형(folded cascode type)의 회로 구성을 갖는 연산 증폭기의 구성이 도시되어 있다.
도 11을 참조하면, 연산 증폭기(12)는 비반전 입력 단자(13a) 및 반전 입력단자(13b) 사이의 전압 차이를 차동 증폭하여 노드 N1 및 N2의 전압 레벨로 변환하기 위한 차동 증폭부(41)와, 전원 배선(5)과 노드 N1 사이에 전류 경로를 형성하기 위한 제 1 캐스코드 증폭부(42)와, 전원 배선(5)과 노드 N2 사이에 전류 경로를 형성하기 위한 제 2 캐스코드 증폭부(43)를 갖는다.
차동 증폭부(41)는 전원 배선(5)과 노드 N0의 사이에 전기적으로 결합되는 P 채널 트랜지스터(44)와, 노드 N0 및 N1의 사이에 전기적으로 결합되고, 비반전 입력 단자(13a)와 결합되는 게이트를 갖는 P 채널 트랜지스터(45a)와, 노드 N0 및 N2 사이에 전기적으로 결합되고, 반전 입력 단자(13b)와 결합되는 게이트를 갖는 P 채널 트랜지스터(45b)를 갖는다.
또한, 차동 증폭부(41)는 노드 N1 및 N2와 접지 배선(7) 사이에 각각 전기적으로 결합되는 N채널 트랜지스터(49a), (49b)를 갖는다. 트랜지스터(49a), (49b)의 게이트에는 공통의 바이어스 전압 Vbd가 입력된다.
제 1 캐스코드 증폭부(42)는 전원 배선(5)과 노드 N3 사이에 직렬로 결합되는 P 채널 트랜지스터(46a), (47a)와, 노드 N3과 N1 사이에 전기적으로 결합되는 N채널 트랜지스터(48a)를 갖는다.
제 2 캐스코드 증폭부(43)는 전원 배선(5)과 바이어스 전압 Vos를 출력하는 출력 단자(13c) 사이에 직렬로 결합되는 P 채널 트랜지스터(46b), (47b)와, 출력 단자(13c) 및 노드 N2 사이에 전기적으로 결합되는 N채널 트랜지스터(48b)를 갖는다.
트랜지스터(46a), (46b)의 게이트는 노드 N3과 결합된다. 트랜지스터(47a),(47b)에는 공통의 바이어스 전압 Vbb이 입력된다. 트랜지스터(48a), (48b)의 게이트에는 공통의 바이어스 전압 Vbc이 입력된다. 따라서, 일련의 트랜지스터(46b∼47b∼48b)를 흐르는 전류 i2는 일련의 트랜지스터(46a∼47a∼48a)를 흐르는 전류 i1과 비례한다. 비례 정수는 트랜지스터의 전류 구동력 비에 따라 정해진다.
트랜지스터(45a), (45b)는 비반전 입력 단자(13a) 및 반전 입력 단자(13b)의 전압 레벨에 따라 차동으로 동작하여, 노드 N1 및 N2의 전압 레벨을 변화시킨다. 구체적으로는, 비반전 입력 단자(13a)의 전압 레벨이 상대적으로 높은 측으로 이동한 경우에는, 노드 N1의 전압 레벨이 낮고, 반대로 노드 N2의 전압 레벨이 높게 되도록 변화한다. 반대로, 비반전 입력 단자(13a)의 입력이 상대적으로 낮게 되는 경우에는, 노드 N1 및 N2의 전압 레벨은 각각 높은 측 및 낮은 측으로 시프트된다.
전류 i1 및 i2는 노드 N1의 전압 레벨에 따라서 변화한다. 비반전 입력 단자(13a)의 전압 레벨이 상대적으로 높게 된 경우에는, 전류 i1 및 i2가 증가하여 출력 단자(13c)의 전압, 즉 바이어스 전압 Vos가 상승한다. 반대로, 비반전 입력 단자(13a)의 전압 레벨이 상대적으로 저하되는 경우에는, 전류 i1 및 i2가 감소하여 바이어스 전압 Vos도 저하된다.
이와 같이, 폴디드 캐스코드형의 회로 구성을 채용함으로써, 발진 가능성이 낮은 1단 구성의 연산 증폭기에 있어서 이득(증폭률)을 크게 취할 수 있다.
또한, 노드 N1 및 N3의 전압 레벨을 규정하기 위한 트랜지스터(45a), (46a), (47a), (48a), (49a)의 전류 구동력은 바이어스 전압 Vos를 생성하는 출력단자(13c) 및 관련되는 노드 N2의 전압 레벨을 규정하는 트랜지스터(45b), (46b), (47b), (48b), (49b)와 비교하여 낮게 설정할 수 있다. 일반적으로, 전류 구동력은 트랜지스터 크기의 설계를 조정함으로써 조정된다. 따라서, 이들 트랜지스터(45a~49a)의 트랜지스터 크기를 작게 함으로써, 연산 증폭기(12)의 레이아웃 면적을 감소시킬 수 있다.
또한, 도 11에 도시한 회로 구성에 있어서, 각 트랜지스터의 극성을 반전시키고, 또한 전원 배선(5)과 접지 배선(7)을 교체한 구성을 적용하는 것도 가능하다. 구체적으로는, 트랜지스터(44), (45a), (45b), (46a), (46b), (47a), (47b)에 N채널 트랜지스터를 이용함과 동시에, 트랜지스터(48a), (48b), (49a), (49b)에 P채널 트랜지스터를 이용하고, 또한 트랜지스터(44), (46a), (46b)와 접속되는 배선을 전원 베선(5)으로부터 접지 배선(7)으로 변경함과 동시에, 트랜지스터(49a), (49b)와 접속되는 배선을 접지 배선(7)으로부터 전원 배선(5)으로 변경한다. 이와 같은 구성으로 하여도, 도 11에 도시되는 연산 증폭기(12)와 마찬가지의 기능을 가질 수 있다.
따라서, 본 발명에 따르면, 주파수 특성이 우수한 1단 구성의 연산 증폭기를 포함하는 전압 생성 회로가 생성하는 바이어스 전압에 의해서 링 오실레이터의 발진 주파수를 제어함으로써, 위상 변동이 작은 클럭을 안정적으로 생성할 수 있는, 주파수 특성이 우수한 전압 제어 발진 회로를 실현할 수 있다.
또한, 본 발명의 전압 제어 발진 회로에 따르면, 연산 증폭기를 포함하는 전압 변환 회로가 생성하는 바이어스 전압에 의해서 링 오실레이터의 발진 주파수를 제어하기 때문에, 전원 전압에 중첩된 노이즈에 의한 악영향을 억제하여, 위상 변동이 작은 클럭을 안정적으로 생성할 수 있다.
또한, 본 발명의 위상 동기 루프 회로에 따르면, 주파수 특성이 우수한 연산 증폭기를 포함하는 전압 생성 회로에 의해서 생성되는 바이어스 전압에 의해서, 전압 제어 발진 회로의 출력 클럭의 발진 주파수를 제어하기 때문에, 위상 동기 루프 회로 전체의 안정성에 악영향을 미치지 않고, 전원 전압에 중첩된 노이즈가 출력 클럭에 비치는 영향을 억제할 수 있다.
상기에 있어서, 본 발명의 바람직한 실시예에 대해서 설명하였는데, 본 발명의 특허 청구 범위를 이탈하지 않으면서 당업자는 다양한 변경을 행할 수 있음은 물론이다.

Claims (3)

  1. 전원 전압의 공급을 받아 동작하는 전압 제어 발진 회로로서,
    외부로부터 공급되는 제어 전압에 따라서, 바이어스 전압의 전압 레벨을 설정하는 전압 생성 회로와,
    상기 바이어스 전압에 따른 주파수를 갖는 클럭을 생성하는 링 오실레이터 회로를 포함하되,
    상기 전압 생성 회로는
    상기 전원 전압의 공급을 받아 동작하는 1단 구성의 증폭기인 연산 증폭기와, 상기 출력 단자와 상기 제 1 및 제 2 입력 단자 중의 하나와의 사이에 결합되는 귀환 회로를 포함하며,
    상기 연산 증폭기는 상기 제어 전압 및 기준 전압 중 어느 하나씩과 각각 전기적으로 결합되는 제 1 및 제 2 입력 단자와, 상기 바이어스 전압을 출력하는 출력 단자를 가지며,
    상기 링 오실레이터 회로는
    각각이 상기 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는
    전압 제어 발진 회로.
  2. 전원 전압의 공급을 받아 동작하는 전압 제어 발진 회로로서,
    제어 전압을 수신하고, 또한 소정의 증폭률로 증폭하여, 상기 제어 전압과는 다른 전압 레벨을 갖는 바이어스 전압를 생성하기 위한 전압 생성 회로와,
    상기 바이어스 전압에 따른 주파수를 갖는 클럭을 생성하는 링 오실레이터 회로를 포함하되,
    상기 링 오실레이터 회로는 각각이 상기 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는
    전압 제어 발진 회로.
  3. 내부 회로를 기준 클럭과 동기하여 동작시키기 위한 출력 클럭을 생성하는 위상 동기 루프 회로로서,
    상기 기준 클럭과 상기 내부 회로로부터의 귀환 클럭의 위상을 비교하는 위상 비교 회로와,
    상기 위상 비교 회로의 위상 비교 결과에 근거하여, 제어 전압의 전압 레벨을 설정하는 제어 회로와,
    전원 전압을 공급받아 동작하여, 상기 제어 전압에 따른 주파수를 갖는 상기 출력 클럭을 상기 내부 회로에 공급하는 전압 제어 발진 회로를 포함하되,
    상기 전압 제어 발진 회로는
    상기 제어 전압에 따라서, 바이어스 전압의 전압 레벨을 설정하는 전압 생성 회로를 포함하고,
    상기 전압 생성 회로는 상기 전원 전압을 공급받아 동작하는 1단 구성의 증폭기인 연산 증폭기를 가지며,
    상기 연산 증폭기는 상기 제어 전압 및 기준 전압 중 어느 하나씩과 각각 전기적으로 결합되는 제 1 및 제 2 입력 단자와, 상기 바이어스 전압을 출력하는 출력 단자를 갖고,
    상기 전압 생성 회로는 상기 출력 단자와 상기 제 1 및 제 2 입력 단자 중 하나와의 사이에 결합되는 귀환 회로를 더 포함하며,
    상기 전압 제어 발진 회로는
    상기 출력 클럭으로서, 상기 바이어스 전압에 따른 주파수를 갖는 클럭을 생성하는 링 오실레이터 회로를 더 포함하며,
    상기 링 오실레이터 회로는 각각이 상기 바이어스 전압의 공급을 받아 동작하는 고리 형상으로 결합된 홀수개의 인버터를 갖는
    위상 동기 루프 회로.
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