KR20020001019A - 퓨즈를 갖는 반도체 장치의 제조 방법 - Google Patents
퓨즈를 갖는 반도체 장치의 제조 방법 Download PDFInfo
- Publication number
- KR20020001019A KR20020001019A KR1020000034907A KR20000034907A KR20020001019A KR 20020001019 A KR20020001019 A KR 20020001019A KR 1020000034907 A KR1020000034907 A KR 1020000034907A KR 20000034907 A KR20000034907 A KR 20000034907A KR 20020001019 A KR20020001019 A KR 20020001019A
- Authority
- KR
- South Korea
- Prior art keywords
- fuse
- forming
- film
- etch stop
- fuse box
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
- H01L23/5258—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive the change of state resulting from the use of an external beam, e.g. laser beam or ion beam
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
본 발명은 퓨즈를 갖는 반도체 장치의 제조 방법에 관한 것이다. 반도체 장치의 리페어 기술을 위해 비트 라인 퓨즈를 형성하고, 비트 라인 퓨즈를 덮는 층간절연막을 형성한다. 비트 라인 퓨즈 상에 일정한 두께의 층간절연막을 잔류시키기 위한 식각저지막을 형성하고, 식각저지막 상에 형성되는 절연막을 패터닝하여 식각저지막을 노출시키는 퓨즈 박스를 형성한다. 퓨즈 박스가 형성된 결과물 전면에 금속막을 형성한 후 패터닝 하여 퓨즈 박스 측벽을 덮는 메탈 가드링을 형성하고, 금속막의 패터닝시 퓨즈 박스 바닥의 식각저지막을 제거한다. 메탈 가드링이 형성된 결과물 상에 보호막을 형성한 후 퓨즈 박스 바닥의 보호막을 식각하여 층간절연막을 노출시킨다. 이때, 패드 영역의 본딩 패드 오픈을 위한 식각이 동시에 진행된다. 이와 같은 발명에 의하면, 퓨즈 박스 측벽에 메탈 가드링을 형성함으로써 퓨즈 박스 측벽의 절연막을 통해 수분이 소자 내부로 침투하는 것을 방지할 수 있다. 또한, 최종 식각 공정시 퓨즈 영역과 패드 영역에 동일한 보호막이 남게 되므로, 본딩 패드에 식각 데미지를 입히는 것을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀더 구체적으로는 퓨즈를 갖는 반도체 장치의 제조 방법에 관한 것이다.
반도체 소자에서 불량셀이 발생하는 경우 이를 여분의 셀로 대체하기 위한 리페어(repair) 기술을 위해 비트 라인 퓨즈(bit line fuse)를 형성한다. 퓨즈는 필요시 레이저 등을 사용하여 절단시켜야 한다. 따라서, 퓨즈를 용이하게 절단시키기 위하여 퓨즈 상에 적층된 층간절연막을 선택적으로 식각하여 퓨즈 박스(fuse box)를 형성한다. 이때, 퓨즈 상에 잔류하는 층간절연막의 두께가 너무 두꺼우면 리페어 불량이 발생하게 된다.
이를 개선하기 위해 기존의 공정에서는 비트 라인 퓨즈 영역에 식각저지막으로 폴리실리콘막을 형성하는 방법을 사용하고 있다. 그러나, 폴리실리콘막을 형성하는 경우, 퓨즈 영역에서의 퓨즈 박스 형성 및 패드 영역에서의 본딩 패드 오픈을 위한 식각 공정시 본딩 패드가 식각 데미지(damage)를 받게 되는 문제가 발생한다.
한편, 반도체 소자를 제조한 후 완성된 소자의 신뢰성을 확인하기 위해 여러가지 테스트를 거치게 되는데, 반도체 소자의 온도, 습도, 압력 및 기계적 충격에 대한 저항성을 확인하기 위한 환경 시험을 실시한다. 이러한 환경 시험 중 온도, 습도 및 압력을 가혹하게 가하여 반도체 소자의 저항성을 시험하는 방법이 있는데, 이를 PCT(Pressure Cooker Test) 시험이라 한다.
PCT 시험은 반도체 소자를 한계 상황, 즉 높은 온도, 습도 및 압력 하에 노출시킴으로써 습기가 반도체 소자 내로 용이하게 침투할 수 있는 조건을 제공하는 시험이다. 이때, 습기는 퓨즈 박스 측벽의 절연막과 배리어(barrier) 금속 사이의계면, 적층된 절연막과 절연막 사이의 계면을 통하여 침투하게 된다. 이로 인해, 주변 회로의 금속 콘택 또는 비아 콘택 저항이 증가되어 오픈 불량이 유발된다.
이하, 도 1a 내지 도 1g를 참조하여 종래 기술의 문제점을 설명한다.
도 1a를 참조하면, 퓨즈 영역 및 패드 영역을 갖는 반도체 기판(10)의 퓨즈 영역에 절연된 비트 라인 퓨즈(12)를 형성한다. 비트 라인 퓨즈(12)를 포함하는 반도체 기판(10) 전면에 층간절연막(13)을 형성한다. 층간절연막(13) 상에 식각저지막, 예를 들어 폴리실리콘막을 형성한 후 패터닝하여 퓨즈 박스 형성 영역과 비아 가드링(via guard-ring) 형성 영역을 덮는 식각저지막 패턴(15)을 형성한다.
식각저지막 패턴(15)을 포함하는 반도체 기판(10) 전면에 제 1 절연막(17)을 형성한다. 제 1 절연막(17) 상에 제 1 금속막을 형성하고 패터닝하여 패드 영역에 제 1 금속막 패턴(18)을 형성한다. 제 1 금속막 패턴(18)이 형성된 결과물 전면에 제 2 절연막(19) 형성한다.
도 1b 및 도 1c를 참조하면, 패터닝 공정으로 제 2 및 제 1 절연막(19,17)을 차례로 건식 식각하여 식각저지막 패턴(18)의 소정 영역을 노출시키는 비아홀(20)을 형성한다. 동시에, 패드 영역에서도 제 1 금속막 패턴(18)의 소정 영역을 노출시키는 오프닝(21)을 형성한다. 비아홀(20) 및 오프닝(21) 상부의 제 2 절연막(19)의 일부를 습식 식각하여 비아홀(20) 및 오프닝(21)의 개구부를 확대시킨다.
도 1d 및 도 1e를 참조하면, 변형된 비아홀(20) 및 오프닝(21)이 형성된 결과물 전면에 제 2 금속막(23)을 형성한다. 제 2 금속막(23)을 패터닝하여 퓨즈 영역에서는 비아홀(20)을 채우는 비아 가드링(23a)을 형성하고, 패드 영역에서는 제1 금속막 패턴(18)의 소정 영역과 접속되는 제 2 금속막 패턴(23b)을 형성한다.
도 1f 및 도 1g를 참조하면, 비아 가드링(23a) 및 제 2 금속막 패턴(23b)을 포함하는 제 2 절연막(19) 상에 보호막인 HDP(high density plasma) 산화막(26) 및 실리콘 질화막(27)을 형성한다. 패터닝 공정으로 퓨즈 영역의 실리콘 질화막(27), HDP 산화막(26), 제 2 절연막(19) 및 제 1 절연막(17)을 차례로 식각한 후 식각저지막 패턴(15)을 게거하면, 퓨즈 박스(31)가 형성된다. 동시에, 패드 영역에서는 실리콘 질화막(27) 및 HDP 산화막(26)을 차례로 식각하여 제 2 도전막 패턴(23b)을 노출시키는 제 2 오프닝(32)을 형성한다.
이때, 퓨즈 영역 및 패드 영역의 식각 공정이 동시에 진행되는데, 퓨즈 영역 및 패드 영역 상에 모두 형성된 실리콘 질화막(27) 및 HDP 산화막(26)을 제거한 후 퓨즈 영역 상에만 형성되어 있는 제 2 절연막(19), 제 1 절연막(17) 그리고 식각저지막(15)이 모두 제거될 때까지, 패드 영역의 제 2 도전막 패턴은 노출된 상태로 남아있게 된다. 따라서, 식각에 의한 데미지를 입게 되어 소자의 신뢰성이나 조립 특성이 저하된다.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 퓨즈 박스 측벽으로 수분이 침투하는 것을 방지할 수 있을 뿐만 아니라 퓨즈 박스 형성을 위한 식각 공정시 본딩 패드에 가해지는 식각 데미지를 최소화할 수 있는 반도체 장치의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 2a 내지 도 2g는 본 발명의 실시예에 의한 반도체 장치의 제조 방법을 나타내는 단면도들이다.
*도면의 주요 부분에 대한 부호의 설명
10, 100 : 반도체 기판 12, 102 : 비트 라인 퓨즈
13, 103 : 층간절연막 15, 105 :식각저지막
17, 107 : 제 1 절연막 18, 108 : 제 1 금속막 패턴
19, 109 : 제 2 절연막 23, 114 : 제 2 금속막
23a, 114a : 메탈 가드링 23b, 114b : 제 2 금속막 패턴
26, 116 : HDP 산화막 27, 117 : 실리콘 질화막
31, 111 : 퓨즈 박스 32, 121 : 와이어 본딩용 오프닝
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치의 제조 방법은 , 반도체 기판 상에 절연된 퓨즈 라인 패턴을 형성하는 단계; 상기 퓨즈 라인 패턴을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막의 소정 영역 상에 상기 퓨즈 라인 패턴을 덮는 식각저지막을 형성하는 단계; 상기 식각저지막이 형성된 결과물 전면에 절연막을 형성하는 단계; 상기 절연막을 패터닝하여 상기 식각저지막을 노출시키는 퓨즈 박스를 형성하는 단계; 상기 퓨즈 박스가 형성된 결과물 상에 금속막을 형성하는 단계; 상기 금속막을 패터닝하여 상기 퓨즈 박스 측벽을 덮는 금속 패턴을 형성하고 동시에 상기 식각저지막을 제거하는 단계; 상기 금속 패턴이 형성된 결과물 전면에 보호막을 형성하는 단계; 상기 보호막을 패터닝하여 상기 퓨즈 박스 바닥의 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 절연막을 형성하는 단계는, 상기 식각저지막이 형성된 결과물 전면에 제 1 절연막을 형성하는 단계; 패드 영역의 상기 제 1 절연막 상에 본딩 패드용 금속 패턴을 형성하는 단계; 및 상기 금속 패턴이 형성된 결과물 전면에 제 2 절연막을 형성하는 단계를 포함하는 것이 적합하다.
또한, 상기 식각저지막은 폴리실리콘막인 것이 바람직하다.
(실시예)
이하, 도 2a 내지 도 2h를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2h는 본 발명의 실시예에 의한 퓨즈 박스 형성 방법을 설명하기 위한 단면도들이다.
도 2a를 참조하면, 퓨즈 영역 및 패드 영역을 갖는 반도체 기판(100)의 퓨즈 영역 상에 절연된 비트 라인 퓨즈(102)를 형성한다. 비트 라인 퓨즈(102)를 포함하는 반도체 기판(100) 전면에 비트 라인 퓨즈(102)를 덮는 층간절연막(103)을 형성한다. 층간절연막(103) 상에 식각저지막, 예를 들어 폴리실리콘막을 형성한 후 패터닝하여 퓨즈 박스 형성 영역에 식각저지막 패턴(105)을 형성한다.
식각저지막 패턴(105)을 포함하는 층간절연막(103) 상에 제 1 절연막(107)을 형성한다. 제 1 절연막(107) 상에 제 1 금속막, 예를 들어 알루미늄막을 형성한 후 패터닝하여 패드 영역 상에 제 1 금속막 패턴(108)을 형성한다. 제 1 금속막 패턴(108)을 포함하는 제 1 절연막(107) 상에 제 2 절연막(109)을 형성한다.
도 2b를 참조하면, 퓨즈 영역에 형성된 식각저지막 패턴(105)의 소정 영역이 노출되도록 제 2 절연막(109) 및 제 1 절연막(107)을 차례로 건식 식각하여 퓨즈 박스(111)를 형성한다. 동시에, 패드 영역의 제 1 금속막 패턴(108)의 소정 영역이 노출되도록 제 2 절연막(109)을 식각하여 제 1 오프닝(112)을 형성한다.
도 2c를 참조하면, 퓨즈 박스(111) 및 제 1 오프닝(112)의 상부를 형성하는 제 2 절연막(109)의 일부를 습식 식각하여 퓨즈 박스(111) 및 오프닝(112)의 개구부를 경사지게 변형시킨다. 그러면, 퓨즈 박스(111) 및 제 1 오프닝(112)의 내부에 금속막을 형성하는 후속 공정이 용이해진다.
도 2d를 참조하면, 변형된 퓨즈 박스(111) 및 제 1 오프닝(112)이 형성된 결과물 전면에 제 2 금속막(114), 예를 들어 알루미늄막을 형성한다. 이때, 폴리실리콘막인 식각저지막 패턴(105) 상에 알루미늄막이 형성되면, 폴리실리콘막으로 알루미늄 입자들이 확산하여 폴리실리콘막이 금속화된다. 따라서, 후속 식각 공정에서 식각선택비가 감소하므로 식각저지막 패턴(105)과 제 2 금속막(114)을 동시에 식각하는 것이 용이해진다.
도 2e를 참조하면, 패터닝 공정으로 제 2 금속막(114)을 건식 식각하여 퓨즈 영역에서는 퓨즈 박스(111) 측벽을 덮는 메탈 가드링(metal guard-ring; 114a)을 형성하고, 패드 영역에서는 제 1 금속막 패턴(108) 및 제 1 오프닝(112)의 측벽을 덮는 제 2 금속막 패턴(114b)을 형성한다. 이때, 퓨즈 박스(111) 바닥의 제 2 금속막(114)을 식각하면서 식각저지막 패턴(105)도 동시에 식각하여 퓨즈 박스(111) 바닥의 층간절연막(103)을 노출시킨다. 본 발명의 특징인 메탈 가드링(114a)은 퓨즈 박스(111) 측벽을 형성하는 절연막(107, 109)들을 통하여 외부의 수분들이 소자 내부로 침투하는 것을 차단해주는 역할을 한다.
도 2f를 참조하면, 퓨즈 박스(111) 측벽의 메탈 가드링(114a) 및 패드 영역의 제 2 금속막 패턴(114b)이 형성된 결과물 상에 보호막인 HDP(high density plasma) 산화막(116) 및 실리콘 질화막(117)을 차례로 형성한다.
도 2g를 참조하면, 패터닝 공정으로 실리콘 질화막(117) 및 HDP 산화막(116)을 차례로 건식 식각하여 퓨즈 박스(111) 바닥의 층간절연막(103)을 노출시킨다. 그러면, 리페어 기술을 위한 퓨즈 박스가 완성된다. 동시에, 패드 영역에서는 제 2 금속막 패턴(114b)의 소정 영역을 노출시키는 와이어 본딩(wire bonding)용 제 2 오프닝(121)을 형성한다. 종래 기술과는 달리, 최종 식각 공정이 진행되기 전에 제1 절연막(107), 제 2 절연막(109) 및 식각저지막(105)이 제거되어 퓨즈 박스(111) 바닥 및 패드 영역에는 동일한 재질과 두께로 형성된 보호막(116,117)만 남게 되므로, 제 2 금속막 패턴(114b)에 식각 데미지가 가해지는 것을 최소화할 수 있게 된다.
본 발명은 퓨즈 박스 측벽을 덮는 메탈 가드링을 형성하여 퓨즈 박스 측벽의 절연막을 통해 수분이 침투하는 것을 차단하게 되므로, 수분으로 인해 금속 배선의 불량이 초래되는 것을 방지할 수 있는 효과가 있다.
또한, 최종 식각 공정을 진행하기 전에 절연막 및 식각저지막을 제거함으로써 본딩 패드를 오픈시킬 때 본딩 패드에 가해지는 식각 데미지를 최소화하여 본딩 패드 불량을 감소시키는 효과가 있다.
Claims (3)
- 반도체 기판 상에 절연된 퓨즈 라인 패턴을 형성하는 단계;상기 퓨즈 라인 패턴을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계;상기 층간절연막의 소정 영역 상에 상기 퓨즈 라인 패턴을 덮는 식각저지막을 형성하는 단계;상기 식각저지막이 형성된 결과물 전면에 절연막을 형성하는 단계;상기 절연막을 패터닝하여 상기 식각저지막을 노출시키는 퓨즈 박스를 형성하는 단계;상기 퓨즈 박스가 형성된 결과물 상에 금속막을 형성하는 단계;상기 금속막을 패터닝하여 상기 퓨즈 박스 측벽을 덮는 금속 패턴을 형성하고 동시에 상기 식각저지막을 제거하는 단계;상기 금속 패턴이 형성된 결과물 전면에 보호막을 형성하는 단계; 및상기 보호막을 패터닝하여 상기 퓨즈 박스 바닥의 상기 보호막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 절연막을 형성하는 단계는,상기 식각저지막이 형성된 결과물 전면에 제 1 절연막을 형성하는 단계;패드 영역의 상기 제 1 절연막 상에 본딩 패드용 금속 패턴을 형성하는 단계; 및상기 금속 패턴이 형성된 결과물 전면에 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제 1 항에 있어서,상기 식각저지막은 폴리실리콘막인 것을 특징으로 하는 반도체 장치의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034907A KR20020001019A (ko) | 2000-06-23 | 2000-06-23 | 퓨즈를 갖는 반도체 장치의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034907A KR20020001019A (ko) | 2000-06-23 | 2000-06-23 | 퓨즈를 갖는 반도체 장치의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020001019A true KR20020001019A (ko) | 2002-01-09 |
Family
ID=19673550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000034907A Withdrawn KR20020001019A (ko) | 2000-06-23 | 2000-06-23 | 퓨즈를 갖는 반도체 장치의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020001019A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7064306B2 (en) | 2003-12-05 | 2006-06-20 | Lg Electronics Inc. | Inverter microwave oven and method for controlling the same |
| KR100724267B1 (ko) * | 2005-12-28 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법 |
| KR100855832B1 (ko) * | 2002-07-18 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체소자의 리페어방법 |
-
2000
- 2000-06-23 KR KR1020000034907A patent/KR20020001019A/ko not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855832B1 (ko) * | 2002-07-18 | 2008-09-01 | 주식회사 하이닉스반도체 | 반도체소자의 리페어방법 |
| US7064306B2 (en) | 2003-12-05 | 2006-06-20 | Lg Electronics Inc. | Inverter microwave oven and method for controlling the same |
| KR100724267B1 (ko) * | 2005-12-28 | 2007-05-31 | 동부일렉트로닉스 주식회사 | 식각 저지층을 이용한 패드 및 퓨즈 오픈 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5470793A (en) | Method of via formation for the multilevel interconnect integrated circuits | |
| USRE46549E1 (en) | Integrated circuit chip having anti-moisture-absorption film at edge thereof and method of forming anti-moisture-absorption film | |
| US6175145B1 (en) | Method of making a fuse in a semiconductor device and a semiconductor device having a fuse | |
| KR100364587B1 (ko) | 퓨즈를 에워싸는 보호막을 구비한 반도체 장치 및 그 제조방법 | |
| KR100609544B1 (ko) | 반도체 퓨즈 | |
| US20010005604A1 (en) | Fuse area structure including protection film on sidewall of fuse opening in semiconductor device and method of forming the same | |
| KR100258168B1 (ko) | 퓨즈 절단을 위한 개구부를 가지는 반도체 장치 | |
| KR100491232B1 (ko) | 반도체 장치 | |
| US6168977B1 (en) | Method of manufacturing a semiconductor device having conductive patterns | |
| US6194318B1 (en) | Manufacturing multiple layered structures of large scale integrated semiconductor devices | |
| JPH08274180A (ja) | 集積回路のレーザーによるリペア方法 | |
| JPH09139431A (ja) | 半導体装置とその製造方法 | |
| US6787878B1 (en) | Semiconductor device having a potential fuse, and method of manufacturing the same | |
| KR20020001019A (ko) | 퓨즈를 갖는 반도체 장치의 제조 방법 | |
| JPH06163702A (ja) | プログラム可能コンタクト構成体及び方法 | |
| US6091097A (en) | Semiconductor device and a method of manufacturing the same | |
| KR100680935B1 (ko) | 반도체 패드영역 및 퓨즈영역 형성방법 | |
| KR100340912B1 (ko) | 반도체장치의 퓨즈부의 구조및 그 제조방법 | |
| KR100285757B1 (ko) | 반도체장치및그제조방법 | |
| JPH1131748A (ja) | 半導体装置およびその製造方法 | |
| KR100833588B1 (ko) | 반도체 소자의 제조방법 | |
| KR100399913B1 (ko) | 반도체 소자의 금속 퓨즈 형성 방법 | |
| KR100702312B1 (ko) | 반도체소자의 퓨즈박스 및 그 형성방법 | |
| KR20010084438A (ko) | 퓨즈를 갖는 반도체 장치의 제조 방법 | |
| KR20020000920A (ko) | 퓨즈를 포함하는 반도체 장치를 제조하는 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000623 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |