KR200183241Y1

KR200183241Y1 - 교환기의 피시엠 데이터 타임슬롯 스위치 장치

Info

Publication number: KR200183241Y1
Application number: KR2019990029747U
Authority: KR
Inventors: 탁형옥
Original assignee: 엘지정보통신주식회사
Priority date: 1999-12-27
Filing date: 1999-12-27
Publication date: 2000-05-15

Abstract

본 고안은 시분할 다중화 방식으로 교환 처리하는 교환기의 음성신호 패킹 스위치 구조에 관한 것으로, 오버헤드에 의한 패킹 효율이 저하하는 문제점을 메모리에 저장되는 동일한 타임 슬롯 데이터를 패킹 전송하므로써, 데이터의 패킹 효율을 향상시키는 것에 관한 것이며, 채널별로 인가되는 데이터를 시분할 다중화 하여 타임슬롯 순서에 따라 출력하고 클럭 신호와 프레임 동기 신호를 함께 출력하는 먹스와, 먹스로부터 출력되는 데이터를 인가 받아 지연시킨 후에 출력하는 제1 버퍼와, 먹스로부터 출력되는 클럭신호를 인가 받아 메모리를 관리하는 주소 신호를 출력하는 타임슬롯 계수기와, 제1 버퍼로부터 인가되는 데이터를 타임 슬롯 계수기로부터 인가되는 주소 신호에 의하여 저장하는 메모리와, 메모리에 저장된 데이터 신호를 타임 슬롯 단위로 출력하도록 제어 신호를 출력하는 중앙처리부와, 중앙처리부로부터 인가 받은 제어 신호에 의하여 메모리에 저장된 신호의 동일 타임 슬롯에 해당하는 신호를 모두 출력하도록 하는 주소신호를 출력하는 제어 메모리와, 제어메모리의 주소신호에 의하여 메모리로부터 출력되는 타임슬롯 단위의 데이터를 인가 받고 지연시킨 후에 출력하는 제2 버퍼와, 제2 버퍼로부터 출력되는 신호를 각 채널별로 역다중화 하여 출력하는 디먹스로 구성되는 것을 특징으로 한다.

Description

교환기의 피시엠 데이터 타임슬롯 스위치 장치{A DEVICE OF TIMESLOT SWITCH FOR PCM DATA IN EXCHANGE}

본 고안은 PCM(Pulse Code Modulation) 방식으로 신호를 처리하고 시분할 다중화 방식(TDMA: Time Division Multiple Access)으로 교환 처리하는 교환기의 음성신호 패킹 스위치 구조에 관한 것으로, 특히, 1차원 메모리에 저장된 데이터를 패킹(Packing) 하여 각 타임슬롯 단위로 전송하는 경우, 오버헤드에 의한 패킹 효율이 저하하는 문제점을 3차원 메모리에 저장하여 프레임 단위에서의 동일한 타임 슬롯 데이터를 일률적으로 패킹(Packing) 하여 전송하므로써, 데이터의 패킹 효율을 향상시키는 교환기에서의 PCM 데이터 타임슬롯 스위치 장치에 관한 것이다.

음성신호를 디지털로 처리하는 PCM 방식 시분할(TDMA) 교환기에서는 디지털 음성신호의 전송 효율을 높이기 위하여 패킷(Packet) 망(Network)을 이용하여 패킷데이터로 전송하고, 각각의 패킷에는 오버 헤드(Over Head)가 부가되어, 패킷 데이터가 전송되어야 하는 목적지까지 전송되도록 하는 것으로써, 패킷 데이터 전송량이 증가하면서 오버헤드가 차지하는 데이터의 양이 크므로, 패킷 방식의 전체적인 실효 데이터 전송 효율이 작다는 문제가 있었다.

음성신호의 실효 대역폭에 의한 효율을 증가시키는 방법으로, 음성 신호를 압축하여 전송하는 방법도 있겠으나, 본 고안에서는 데이터 패킹을 위한 타임 슬롯 계수기를 변경하여 오버헤드를 가능한 줄이는 장치에 관한 것이다.

이하, 첨부된 도면을 참조하여 종래 기술에 의한 피시엠 데이터 타임슬롯 스위치 장치를 설명한다.

도1 은 종래 기술에 의한 타임슬롯 스위치 장치의 기능 블록도 이고, 도2 는 종래 기술에 의한 타임슬롯 계수기의 상세 기능 블록도 이다.

상기 첨부된 도면을 참조하여 종래 기술에 의한 PCM 데이터 타임 슬롯 스위치 장치를 설명하면, T1급 24 채널 또는 E1급 32 채널의 각각 인가 받아 24 타임슬롯(Time Slot) 또는 32 타임슬롯으로 시분할 다중화(TDMA)된 신호를 출력하는 먹스(Mux)부(10)와,

상기 먹스부(10)로부터 시분할 다중화(TDMA) 되어 타임슬롯(Time Slot) 단위로 출력되는 데이터를 인가 받아 잠시 저장하는 제1 버퍼(Buffer)(20)와,

상기 제1 버퍼(20)에 타임슬롯(Time Slot) 단위의 데이터가 수신될 때마다, 수신클럭을 카운트(Count)하여 타임슬롯 계수(Count)를 증가시키고, 상기 제1 버퍼(20)의 데이터를 저장할 주소(Address)를 증가시키면서 발생하는 타임슬롯 계수기(TSC: Time Slot Counter)(50)와,

상기 타임슬롯 계수기(50)로부터 인가 받은 주소 신호에 의하여 상기 제1 버퍼(20)로부터 출력되는 데이터를 기록 및 저장하는 메모리(Memory)(30)와,

교환기 전체를 감시 및 제어하며 상기 메모리에 저장된 데이터(30)의 타임 슬롯(Time Slot)을 변경하여 출력하도록 하는 제어신호가 출력되는 중앙처리부(CPU)(80)와,

상기 중앙처리부(80)로부터 인가 받은 제어신호에 의하여 상기 메모리(30)로부터 데이터를 읽어(Read)내는 해당 주소(Address) 신호를 발생하는 제어 메모리(40)와,

상기 제어 메모리(40)로부터 출력되는 주소 신호에 의하여 상기 메모리(30)로부터 출력되는 타임 슬롯 단위의 데이터를 인가 받고 잠시 저장하는 제2 버퍼(60)와,

상기 제2 버퍼(60)로부터 출력되는 데이터 신호를 인가 받아 해당되는 타임슬롯의 채널로 역다중화(DeMux)하여 출력하는 디먹스(70)로 구성된다.

상기 타임슬롯 계수기(50)는 상기 먹스(10)로부터 출력되는 클럭(CLK) 신호와 프레임 동기(FS: Frame Synchronous) 신호를 각각 인가 받아 주소 신호를 출력하는 것으로써, 상기 클럭 신호를 계수(Count)하는 클럭 계수기(52); 상기 클럭 계수기(52)의 출력 신호 및 상기 프레임 동기(FS) 신호를 인가 받아 프레임(Frame) 단위의 타임슬롯(Time Slot)을 계수(Count)하여 출력하는 타임슬롯 계수기(54); 사익 타임슬롯 계수기로부터 인가되는 신호에 의하여 해당되는 주소신호를 출력하는 주소 발생기(56)로 이루어진다.

이하, 상기와 같은 구성의 종래 기술에 의한 피시엠(PCM) 데이터 타임슬롯 스위치 장치를 첨부된 도면을 참조하여 상세히 설명한다.

상기 먹스(10)는 E1 급 또는 T1 급 신호를 인가 받고 해당되는 채널의 신호를 시분할 다중화(TDMA)하여 타임슬롯(Time Slot) 순서에 의하여 출력한다.

상기의 먹스(10)로부터 타임슬롯 단위로 PCM 변조된 데이터 신호를 인가 받은 상기 제1 버퍼(Buffer)(20)는 잠시 저장 한 후에 출력한다.

상기 타임슬롯 계수기(TSC)(50)는 상기 먹스(10_)로부터 출력되며 제1 버퍼에 타임슬롯 단위로 인가되는 클럭을 계수(Count)하고, 동시에 프레임 단위의 동기신호(FS)를 계수하므로써, 상기 제1 버퍼(20)로부터 출력되는 신호가 상기 메모리(30)에 저장될 주소(Address) 신호를 발생하여 상기 메모리(30)에 인가한다.

그러므로, 상기 메모리(30)는 상기 타임슬롯 계수기(50)로부터 인가 받은 주소 신호에 의하여 상기 제1 버퍼(20)로부터 인가 받은 타임슬롯 단위의 데이터 신호를 1차원 영역의 메모리에 기록 및 저장한다.

상기와 같이 메모리(30)에 저장된 데이터 신호는 상기 중앙처리부(80)에 의하여 발생되는 제어 신호를 인가 받은 상기 제어 메모리부(40)로부터 출력되는 주소(Address) 신호에 의하여 출력된다.

따라서, 출력되는 타임 슬롯을 필요에 의하여 교체하고자 하는 경우는 상기 제어 메모리(40)로부터 출력되는 주소 신호를 변경시켜 주면 되는데, 일 실시예로서, 상기 메모리(30)의 'i' 타임슬롯 주소에 저장된 데이터와 'j' 타임슬롯 주소에 저장된 데이터를 바꾸어서 출력하고자 하는 경우는, 상기 중앙처리부(80)에서 출력되는 제어 신호에 의하여, 상기 제어 메모리(40)에 저장된 'i' 번째 출력 주소를 'j' 번째 출력 주소와 바꾸거나 또는 해당 주소를 서로 참조하도록 하면, 상기 메모리(30)의 'i' 및 'j'의 주소에 저장된 데이터는 교체되어 출력되게 된다.

상기와 같이, 상기 제어 메모리(40)로부터 인가 받은 주소 신호에 의하여, 메모리(30)로부터 출력되는 타임슬롯 데이터는 상기 제2 버퍼(60)에 의하여 잠시 저장된 후에 상기 디먹스(70)에 출력되고, 상기 디먹스(70)에 의하여 역다중화 되므로써, 각 타임슬롯의 데이터는 해당되는 채널별로 출력된다.

상기와 같은 구성의 종래 기술에 의한 시분할 방식 패킷 데이터 전송은, 각 채널별 시분할(TDMA) 패킷(Packet) 데이터마다, 오버헤드(Over Head) 데이터가 부가되어 전송되므로, 전송되는 데이터 대비 순수하게 전송하고자 하는 음성 신호의 실효 대역폭(Band Width)이 작은 문제가 있었으며, 따라서, 음성 신호의 전송 시간이 길어지고, 데이터 전송 트래픽(Traffic)이 폭주하는 문제가 있었다.

본 고안은, 각 채널별로 인가되는 신호를 시분할 하여, 타임슬롯 단위로 기록되는 데이터 신호를 3차원 관리되는 메모리에 프레임 단위로 기록한 후, 해당 타임슬롯의 데이터를 일시에 패킹(Packing)하여 전송하므로써, 오버헤드(Over Head)의 사용 빈도가 대폭 줄어들어 데이터 전송효율이 증가하는 타임슬롯 스위치 장치를 제공하는 것이 그 목적이다.

본 고안은, 상기와 같은 목적을 달성하기 위하여 안출한 것으로, 채널별로 각각 인가되는 데이터를 시분할 다중화 하여 타임슬롯 순서에 따라 출력하고 클럭 신호와 프레임 동기 신호를 함께 출력하는 먹스와, 상기 먹스로부터 출력되는 프레임 및 타임슬롯 단위의 데이터를 인가 받아 소정 시간 지연시킨 후에 출력하는 제1 버퍼와, 상기 먹스로부터 출력되는 프레임 동기 신호와 클럭신호를 인가 받아 메모리를 3차원으로 관리할 수 있는 주소 신호를 출력하는 타임슬롯 계수기와, 상기 제1 버퍼로부터 인가되는 프레임 및 타임슬롯 단위의 데이터를 상기 타임 슬롯 계수기로부터 인가되는 3차원 주소 신호에 의하여 3차원으로 기록 및 저장하는 메모리와, 각 기능부를 감시 및 제어하고, 상기 메모리에 저장된 데이터 신호를 타임 슬롯 단위로 출력하도록 제어 신호를 출력하는 중앙처리부와, 상기 중앙처리부로부터 인가 받은 제어 신호에 의하여 상기 메모리에 3차원으로 저장된 신호의 동일 타임 슬롯에 해당하는 신호를 모두 출력하도록 하는 주소신호를 출력하는 제어 메모리와, 상기 제어메모리의 주소신호에 의하여 상기 메모리로부터 출력되는 타임슬롯 단위의 데이터를 인가 받고 소정의 시간동안 지연시킨 후에 출력하는 제2 버퍼와, 상기 제2 버퍼로부터 출력되는 신호를 각 채널별로 역다중화 하여 출력하는 디먹스로 구성되는 피시엠 데이터 타임슬롯 스위치 장치를 특징으로 한다.

도1 은 종래 기술에 의한 타임슬롯 스위치 장치의 기능 블록도 이고,

도2 는 종래 기술에 의한 타임슬롯 계수기의 상세 기능 블록도 이고,

도3 은 본 고안의 기술에 의한 타임슬롯 스위치 장치의 기능 블록도 이고,

도4 는 본 고안의 기술에 의한 타임슬롯 계수기의 상세 기능 블록도 이고,

도5 는 종래 기술과 본 고안의 기술에 의한 패킹데이터 전송 타임 비교 도시도 이다.

** 도면의 주요 부분에 대한 기술 설명 **

10,110 : 먹스 20,60,120,160 : 버퍼

30,130 : 메모리 40,140 : 제어 메모리

50,150 : 타임슬롯 계수기 52,152 : 클럭 계수기

54,154 : 타임슬롯 계수기 56,156 : 주소 발생기

70,170 : 디먹스 158 : 프레임 동기 계수기

이하, 첨부된 도면을 참조하여 본 고안의 기술에 의한 피시엠 데이터 타임술롯 스위치 장치를 설명한다.

도3 은 본 고안의 기술에 의한 타임슬롯 스위치의 기능 블록도 이고, 도4 는 본 고안에 의한 타임슬롯 계수기의 상세 기능 블록도 이고, 도5 는 종래 기술과 본 고안의 기술에 의한 패킹데이터 전송 타임 비교 도시도 이다.

상기의 첨부된 도면을 참조하면, 본 고안에 의한 피시엠 데이터 타임슬롯 스위치 장치는, E1급 통신 선로를 통하여 32 채널의 신호 또는 T1급 통신 선로를 통하여 24 채널의 신호를 각 채널별로 인가 받고, 시분할다중화(TDMA: Time Division Multiple Access)하여 하나의 채널로 출력함과 동시에, 상기 시분할 된 신호의 타임슬롯(Time Slot)을 구분하는 클럭(Clock) 신호와, 채널별 신호를 구분하는 프레임 동기(FS) 신호를 각각 출력하는 먹스(110)와,

상기 먹스(110)로부터 타임슬롯(Time Slot) 단위로 각각 출력되는 신호를 인가 받고, 소정의 시간동안 저장 한 후에 출력하는 메모리의 일종인 제1 버퍼(Buffer)(120)와,

상기 먹스(110)로부터 타임슬롯 단위의 데이터가 출력되는 것을 구분하는 클럭(Clock) 신호를 인가 받아 계수(Count)하여 출력하는 클럭계수기(152); 상기 클럭 계수기(152)로부터 출력되는 클럭 계수 신호를 인가 받고 타임슬롯(Time Slot)을 계수 하는 티에스(TS) 계수기(154); 상기 먹스(110)로부터 프레임 단위의 데이터 신호가 출력되는 것을 구분하는 프레임 동기(FS: Frame Synchronous) 신호를 인가 받아 프레임 단위를 계수(Count)하는 프레임 동기 계수기(158); 상기 TS 계수기(154) 및 프레임 동기 계수기(158)로부터 각각 계수된 신호를 인가 받고 3차원의 주소(Address) 신호를 발생하는 주소 발생기(156)로 이루어지는 타임슬롯 계수기(150)와,

상기 제1 버퍼(120)로부터 출력되는 프레임 및 타임 슬롯 단위의 데이터를 상기 타임슬롯 계수기(150)로부터 출력되는 주소 신호에 의하여 3 차원으로 기록 및 저장하는 메모리(130)와,

각 기능부를 모두 감시 및 제어하며, 동시에 상기 메모리(130)에 프레임 및 타임슬롯 단위로 저장된 데이터 신호를 동일한 타임슬롯 데이터들만 골라서 출력되도록 제어하는 중앙제어부(180)와,

상기 중앙제어부(180)의 제어에 의하여 동일한 타임슬롯의 신호를 모두 지정하는 주소(Address) 신호를 출력하는 제어메모리(140)와,

상기 제어메모리(140)로부터 출력되는 주소신호에 의하여 상기 메모리(130)로부터 출력되는 동일한 타임슬롯(Time Slot)의 주소에 저장된 데이터 신호를 차례로 인가 받고 소정의 시간동안 지연된 후에 출력하는 메모리의 한 종류인 제2 버퍼(Buffer)(160)와,

상기 제2 버퍼(Buffer)(160)로부터 출력되는 타임슬롯의 데이터 신호를 해당되는 채널로 역다중화 되어 출력되도록 하는 디먹스(DeMux)(170)로 구성된다.

이하, 상기와 같은 구성의 본 고안에 의한 피시엠 데이터 타임슬롯 스위치 장치를 첨부된 도면을 참조하여 상세히 설명한다.

일 실시예로서, 32 채널의 데이터가 전송되는 E1급 전송선로 또는, 24 채널의 데이터가 전송되는 T1급 전송선로를 통하여 인가되는 다수 채널의 데이터 신호를 하나의 채널을 통하여 출력되도록, 시분할 다중화(TDMA) 방식으로 처리하는 먹스(110)를 통하여 프레임 및 타임슬롯 단위로 출력되는 신호는 상기 제1 버퍼(120)에 인가되어 소정의 시간동안 지연(Delay) 된 후, 상기 메모리(130)에 인가된다.

상기 먹스(110)는 상기 데이터 신호와 동시에 타임슬롯 단위를 구분하는 클럭(Clock) 신호와 프레임 단위를 구분하는 프레임 동기 신호를 출력하는데, 상기 타임슬롯 계수기(150)에서 상기 두 신호를 인가 받아, 3차원의 주소를 만들어 낸다. 즉, 프레임 단위 데이터의 주소를 나타내는 'X' 방향 주소 신호, 타임슬롯 단위 데이터의 주소를 나타내는 'Y' 방향 주소 신호, 각 타임슬롯 테이터의 길이를 나타내는 'Z' 방향 주소 신호를 출력하게 된다.

상기 메모리(130)는 상기 제1 버퍼(120)로부터 출력되는 데이터 신호를 상기 타임슬롯 계수기(15)로부터 출력되는 3차원 주소 신호에 의하여 기록 및 저장한다.

상기와 같이 저장된 프레임 및 타임슬롯 단위의 데이터 신호는 상기 제어 메모리(140)로부터 인가되는 일련의 타임슬롯 주소 신호에 의하여 해당되는 타임슬롯 신호만 출력되는데, 상기 제어 메모리(140)는 상기 중앙제어부(180)의 제어 신호에 의하여 상기 주소 신호를 출력한다.

상기 제어 메모리(140)로부터 출력되는 주소 신호는, 상기 중앙제어부(180)의 제어에 의하여 다수의 프레임 신호 중에서, 동일한 타임슬롯의 신호를 모두 읽어(Read)내는 주소 신호가 출력되어, 상기 메모리(130)에 인가되므로, 상기 메모리(130)에서는 'Y' 방향 주소 신호 중에서, 동일한 타임슬롯 주소 값을 갖는 다수 프레임의 데이터가 출력되어 상기 제2 버퍼(160)에 인가된다.

상기 제2 버퍼(160)에서 소정의 시간동안 지연(Delay) 된 후에 출력되는 데이터 신호는 상기 디먹스(170)에 인가되어 각각의 타임슬롯에 해당하는 채널로 출력된다.

상기와 같은 작용을 다시 설명하면. 다수의 채널로부터 인가된 신호가 상기 먹스(110)에 의하여 시분할 다중(TDMA)화 되고 상기 메모리(130)에 일정한 길이의 데이터가 프레임 및 타임슬롯으로 구분되어 3차원 형상으로 기록 및 저장된다.

상기와 같이 저장된 데이터 신호를, 상기 중앙처리부(180)의 제어에 의하여 각 프레임 단위의 동일한 타임슬롯 신호가 모두 출력되도록 상기 제어 메모리(140)에서 해당 주소(Address) 신호를 출력하고, 상기의 제어 메모리(140)로부터 인가 받은 주소 신호에 의하여 상기 메모리(130)에 저장된 동일한 타임슬롯의 신호가 출력되어 상기 제2 버퍼(160)에 인가되고 상기 디먹스(170)에 의하여 해당되는 채널로 출력된다.

즉, 종래에는 각 타임슬롯(Time Slot)의 데이터가 한번에 하나의 프레임(Frame)에 해당하는 데이터만 출력되었고 다음 프레임의 동일한 타임슬롯 데이터는 다음 프레임에 출력되므로써 구분되어 출력되었으나. 상기와 같은 본 고안은 다수의 프레임(Frame)에 해당하는 동일한 타임슬롯의 데이터가 하나의 프레임 주기에 출력되는 것이 다르다.

따라서, 종래에는 타임슬롯 단위로 패킹(Packing) 되는 각각의 데이터에, 전송 목적지 등이 수록되는 오버헤드(Over Head) 데이터가 개별적으로 부가 되었었으나. 본 고안에서는 다수 프레임의 데이터 중에서 동일한 타임슬롯의 데이터를 동시에 일정한 크기로 인출하여 패킹(Packing) 한 후에 전송하므로써, 전송 목적지 등의 데이터가 수록되는 오버헤드(Over Head)의 영역이, 다수의 타임슬롯 당 하나씩 필요하게 되므로, 그만큼의 실효 데이터 전송 대역폭이 증가하게 된다. 즉, 상기 첨부된 도5 에 도시된 것과 같이, 종래에는 하나의 프레임 단위에 하나의 타임슬롯 데이터를 전송하였으나, 본 고안은 하나의 프레임 단위에 다수의 타임슬롯 데이터를 전송하므로 데이터 전송의 효율을 증가시킬 수 있다.

상기와 같은 본 고안의 기술은, 종래 기술에서 하나의 타임슬롯 단위로 패킹 되는 데이터를, 여러 개 타임슬롯 데이터를 하나의 단위로 패킹 하여 전송하므로써, 반복되는 오버헤드 신호를 줄이고, 더 큰 주기의 속성에 의하여 데이터를 전송하여 데이터 전송 효율 증가 및 대역폭을 증가시키게 되고, 데이터 처리 속도를 안정되게 하여 교환기의 신뢰도를 향상시키는 공업적 이용 효과가 있다.

Claims

채널별로 각각 인가되는 데이터를 시분할 다중화 하여 타임슬롯 순서에 따라 출력하고 클럭 신호와 프레임 동기 신호를 함께 출력하는 먹스와,

상기 먹스로부터 출력되는 프레임 및 타임슬롯 단위의 데이터를 인가 받아 소정 시간 지연시킨 후에 출력하는 제1 버퍼와,

상기 먹스로부터 출력되는 프레임 동기 신호와 클럭신호를 인가 받아 메모리를 3차원으로 관리할 수 있는 주소 신호를 출력하는 타임슬롯 계수기와,

상기 제1 버퍼로부터 인가되는 프레임 및 타임슬롯 단위의 데이터를 상기 타임 슬롯 계수기로부터 인가되는 3차원 주소 신호에 의하여 3차원으로 기록 및 저장하는 메모리와,

각 기능부를 감시 및 제어하고, 상기 메모리에 저장된 데이터 신호를 타임 슬롯 단위로 출력하도록 제어 신호를 출력하는 중앙처리부와,

상기 중앙처리부로부터 인가 받은 제어 신호에 의하여 상기 메모리에 3차원으로 저장된 신호의 동일 타임 슬롯에 해당하는 신호를 모두 출력하도록 하는 주소신호를 출력하는 제어 메모리와,

상기 제어메모리의 주소신호에 의하여 상기 메모리로부터 출력되는 타임슬롯 단위의 데이터를 인가 받고 소정의 시간동안 지연시킨 후에 출력하는 제2 버퍼와,

상기 제2 버퍼로부터 출력되는 신호를 각 채널별로 역다중화 하여 출력하는 디먹스로 구성되는 것을 특징으로 하는 교환기의 피시엠 데이터 타임슬롯 스위치 장치
제1 항에 있어서,

상기 타임슬롯 계수기는, 상기 먹스로부터 타임슬롯을 구분하는 클럭 신호를 인가 받고 계수 하여 출력하는 클럭 계수기와,

상기 클럭 계수기로부터 클럭 계수 신호를 인가 받고 타임슬롯을 계수 하는 타임슬롯 계수기와,

상기 먹스로부터 프레임 단위를 구분하는 프레임 동기 신호를 인가 받고 계수 하여 출력하는 프레임 동기 계수기와,

상기 타임슬롯 계수기 및 프레임 동기 계수기로부터 각각 계수 된 신호를 인가 받고 주소신호를 출력하는 주소발생기로 구성되는 것을 특징으로 하는 교환기의 피시엠 데이터 타임슬롯 스위치 장치.