KR200156832Y1 - Circuit for generating clamp signals - Google Patents
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Abstract
본 고안은 클램프 신호 발생 회로에 관한 것으로, 수평 동기신호는 제 1익스클루시브 오아게이트를 거쳐 정펄스로 출력되도록 하고, 그린 온신호는 미분파형으로 변화된 후 제 2익스클루시브 오아게이트에서 정펄스로 출력되도록 하고, 상기 제 1 및 제 2익스클루시브 오아게이트의 출력은 제 3익스클루시브 오아게이트를 거쳐 제 4익스클루시브 오아게이트의 일측과 콜렉터로 플라이 백신호가 입력되는 트랜지스터의 베이스에 인가되도록 구성함으로써 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프신호룰 만들고, 수평동기신호가 입력되지 않으면서 그린 온신호가 입력되는 경우에는 그린 온신호로 클램프 신호룰 만들고, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 발생시켜 사용할 수 있도록 한 것이다.The present invention relates to a clamp signal generating circuit, wherein the horizontal synchronizing signal is output as a constant pulse through the first exclusive oragate, and the green on signal is changed to a differential waveform and then the regular pulse is generated at the second exclusive oragate. The output of the first and second exclusive orifices is applied to one side of the fourth exclusive orifices and to the base of the transistor to which the fly vaccine is input to the collector through the third exclusive orifices. If the green on signal is not input while the horizontal sync signal is input, the clamp signal rule is made of the horizontal sync signal. If the green on signal is input without the horizontal sync signal, the clamp signal rule is used as the green on signal. If neither the horizontal sync signal nor the green on signal is inputted, It generates a signal by using a clamp to one to be used.
Description
본 고안은 클램프신호 발생회로에 관한 것으로, 특히 퍼스널 컴퓨터에서 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온신호가 입력되는 경우에는 그린 온신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 만들어 사용하도록 함으로써 퍼스널 컴퓨터에서 수평 동기신호와 그린 온신호가 입력되거나 입력되지 않는 경우에도 클램프신호를 발생시켜 사용할 수 있도록 한 클램프신호 발생회로에 관한 것이다.The present invention relates to a clamp signal generating circuit, and in particular, when a green sync signal is not input while a horizontal sync signal is input from a personal computer, a clamp signal is generated as a horizontal sync signal, and a green sync signal is input without a horizontal sync signal. If is input, the clamp signal is made of the green on signal, and if neither the horizontal sync signal nor the green on signal is input, the horizontal sync signal and the green on signal are generated in the personal computer by using the flyback pulse to create and use the clamp signal. The present invention relates to a clamp signal generating circuit that generates and uses a clamp signal even when a signal is input or not.
일반적인 퍼스널 컴퓨터의 클램프신호는 플라이백 트랜스에서 발생되는 펄스를 사용하고 클램프신호의 턴 온 타임을 저항과 콘덴서의 시정값에 따라 설정하여 복합 동기신호가 입력될 때 신호를 처리하도록 하였음은 이미 잘 알려진 사실이다.It is well known that a clamp signal of a general personal computer uses a pulse generated from a flyback transformer and sets a turn-on time of a clamp signal according to a resistance value of a resistor and a capacitor to process a signal when a complex synchronization signal is input. It is true.
그리고 종래의 클램프신호 발생회로는 도 1에 도시한 것과 같이 입력되는 수평 동기신호를 클록으로 사용하여 출력단으로 항상 하이신호를 출력하는 제 1D 플립플롭(1)과,The conventional clamp signal generating circuit includes a first D flip-flop 1 which always outputs a high signal to an output terminal using a horizontal synchronization signal input as a clock as shown in FIG.
상기 제 1D 플립플롭(1)에서 출력되는 하이신호와 외부 입력인 클록신호를 입력으로 하여 논리곱 연산을 수행하는 앤드게이트(2)와,An AND gate 2 performing an AND operation by inputting a high signal output from the 1D flip-flop 1 and a clock signal which is an external input;
상기 앤드게이트(2)의 출력을 클록으로 하여 카운트하고 카운트값 중에서 최소 유효자리 비트를 제외한 나머지 비트를 일정시간 동안 지연시켜 앤드게이트(4)로 출력하는 5비트 카운터(3)와,A 5-bit counter 3 for counting the output of the AND gate 2 as a clock and delaying the remaining bits except the least significant digit bit among the count values for a predetermined time to output to the AND gate 4;
상기 5비트 카운터(3)에서 출력된 4비트 신호를 입력으로 하여 논리곱하는 앤드게이트(4)와,An AND gate 4 for performing an AND operation on the 4-bit signal output from the 5-bit counter 3 as an input,
상기 앤드게이트(4)의 출력값을 입력으로 하여 출력단으로 수평 동기신호보다 일정 시간 동안 지연된 펄스를 출력하는 제 2D 플립플롭(5)과,A second 2D flip-flop 5 which outputs a pulse delayed for a predetermined time from a horizontal synchronizing signal to an output terminal by using the output value of the AND gate 4 as an input;
상기 제 2D 플립플롭(5)의 출력신호를 클록으로 사용하고 수평 동기신호를 입력으로 하여 출력단으로 항상 하이신호를 출력하는 제 3D 플립플롭(6)과,A third 3D flip-flop 6 which uses the output signal of the 2D flip-flop 5 as a clock and a horizontal synchronizing signal as an input, and always outputs a high signal to the output terminal;
상기 제 3D 플립플롭(6)의 출력단으로 부터 출력되는 신호와 수평 동기신호를 입력으로 하여 배타적 논리연산하는 익스클루시브 오아게이트(7)와,An exclusive oragate 7 for exclusively logical operation by inputting a signal output from the output terminal of the 3D flip-flop 6 and a horizontal synchronization signal;
입력단으로 입력되는 하이신호를 상기 익스클루시브 오아게이트(7)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 4D 플립플롭(8)과,A fourth 4D flip-flop 8 which outputs a constant pulse to the output terminal in synchronization with the signal output from the exclusive oragate 7 in synchronization with the high signal input to the input terminal;
외부에서 입력되는 클록신호를 카운트하고 카운트값 중에서 최대 유효자리 비트를 출력단으로 출력하는 4비트 카운터(9)와,A 4-bit counter 9 for counting a clock signal input from the outside and outputting the most significant digit bit of the count value to an output terminal;
입력되는 하이신호를 상기 4비트 카운터(9)에서 출력된 신호에 동기시켜 출력단으로 일정펄스를 출력하는 제 5D 플립플롭(10)과,A fifth 5D flip-flop 10 which outputs a predetermined pulse to an output terminal in synchronization with the signal output from the 4-bit counter 9;
외부 리셋신호와 상기 제 2D 플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산 출력하여 제 1D 플립플롭(1)을 리셋시키는 앤드게이트(11)와,An AND gate 11 which resets the 1D flip-flop 1 by performing an AND operation on the external reset signal and the signal output to the output terminal of the 2D flip-flop 5;
외부 리셋신호와 상기 제 2D 플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 5비트 카운터(3)를 리셋시키는 앤드게이트(12)와,An AND gate 12 which resets the 5-bit counter 3 by performing an AND operation on an external reset signal and a signal output to an output terminal of the 2D flip-flop 5;
상기 제 4D 플립플롭(8)의 출력단으로 출력되는 신호와 제 5D 플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 4비트 카운터(9)를 리셋시키는 앤드게이트(13)와,An AND gate 13 for performing a logical AND operation on the signal output to the output terminal of the 4D flip-flop 8 and the signal output to the output terminal of the 5D flip-flop 10 to reset the 4-bit counter 9; ,
외부 리셋신호와 상기 제 5D 플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산출력하여 상기 제 4D 플립플롭(8)을 리셋시키는 앤드게이트(14)와,An AND gate 14 for performing logical AND operation on an external reset signal and a signal output to an output terminal of the fifth flip-flop 10 to reset the fourth flip-flop 8;
외부 리셋신호와 상기 앤드게이트(13)의 출력신호를 논리곱 연산출력하여 제 5D 플립플롭(10)을 리셋시키는 앤드게이트(15)와,An AND gate 15 for performing an AND operation on an external reset signal and an output signal of the AND gate 13 to reset the fifth flip-flop 10;
외부 리셋신호와 상기 앤드게이트(12)의 출력신호를 논리곱 연산출력하여 제 6D 플립플롭(17)을 리셋시키는 앤드게이트(16)와,An AND gate 16 for performing an AND operation on the external reset signal and the output signal of the AND gate 12 to reset the 6D flip-flop 17;
입력되는 하이신호를 상기 앤드게이트(13)에서 출력되는 일정신호에 동기시켜 출력단으로 클램프신호를 출력하는 제 6D 플립플롭(17)들로 구성하였다.The sixth flip-flops 17 are configured to output a clamp signal to an output terminal in synchronization with a predetermined signal output from the AND gate 13.
그리고 상기와 같은 종래의 클램프 신호 발생 회로는 제 1D 플립플롭(1)가 입력되는 하이신호를 수평 동기신호에 동기시켜 출력단으로 항상 하이신호를 출력한다.The conventional clamp signal generating circuit as described above always outputs a high signal to an output terminal in synchronization with a horizontal synchronizing signal by synchronizing a high signal to which the 1D flip-flop 1 is input.
상기 제 1D 플립플롭(1)에서 출력되는 하이신호와 외부 입력인 클록신호를 입력받는 앤드게이트(2)는 입력신호를 논리곱 연산하여 하이신호로 출력한다.The AND gate 2, which receives the high signal output from the 1D flip-flop 1 and the clock signal which is an external input, performs an AND operation on the input signal and outputs the high signal.
상기 앤드게이트(2)의 출력을 클록으로 하여 카운트하는 5비트 카운터(3)는 카운트값 중에서 최소 유효자리 비트를 제외한 나머지 비트를 일정시간 동안 지연시켜 앤드게이트(4)로 출력한다.The 5-bit counter 3, which counts the output of the AND gate 2 as a clock, delays the remaining bits except the least significant digit bit among the count values for a predetermined time and outputs the result to the AND gate 4.
상기 5비트 카운터(3)에서 출력된 4비트 신호를 입력으로 하여 논리곱하는 앤드게이트(4)의 출력값을 입력받는 제 2D 플립플롭(5)은 출력단으로 수평 동기신호보다 일정 시간 동안 지연된 펄스를 출력한다.The 2D flip-flop 5, which receives the output value of the AND gate 4 that is the logical multiplication by inputting the 4-bit signal output from the 5-bit counter 3, outputs a pulse delayed for a predetermined time than the horizontal synchronization signal to the output terminal. do.
상기 제 2D 플립플롭(5)의 출력신호를 클록으로 사용하는 제 3D 플립플롭(6)은 수평 동기신호를 입력으로 하여 출력단으로 항상 하이신호를 출력한다.The third 3D flip-flop 6, which uses the output signal of the second 2D flip-flop 5 as a clock, always outputs a high signal to the output terminal using a horizontal synchronization signal as an input.
상기 제 3D 플립플롭(6)로 부터 출력되는 신호와 수평 동기신호를 입력으로 하여 배타적 논리합하는 익스클루시브 오아게이트(7)의 출력신호를 입력받는 제 4D 플립플롭(8)는 입력단으로 입력되는 하이신호를 이에 동기시켜 출력단으로 일정펄스를 출력한다.The fourth 4D flip-flop 8 which receives the output signal of the exclusive oracle 7 exclusively OR by inputting the signal output from the 3D flip-flop 6 and the horizontal synchronizing signal is input to the input terminal. The high signal is synchronized to this and a constant pulse is output to the output terminal.
외부에서 입력되는 클록신호를 카운트하는 4비트 카운터(9)의 카운트값 중에서 최대 유효자리 비트를 입력받는 제 5D 플립플롭(10)은 이 신호에 입력되는 하이신호를 동기시켜 출력단으로 일정펄스를 출력한다.The fifth 5D flip-flop 10, which receives the most significant digit bit from the count value of the 4-bit counter 9 that counts the externally input clock signal, outputs a constant pulse to the output terminal in synchronization with the high signal input to the signal. do.
외부 리셋신호와 상기 제 2D 플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산하는 앤드게이트(11)는 제 1D 플립플롭(1)를 리셋시키고,An AND gate 11 performing an AND operation on an external reset signal and a signal output to an output terminal of the second flip-flop 5 resets the first flip-flop 1.
외부 리셋신호와 상기 제 2D 플립플롭(5)의 출력단으로 출력되는 신호를 논리곱 연산하는 앤드게이트(12)는 상기 5비트 카운터(3)를 리셋시키고,The AND gate 12 performing an AND operation on the external reset signal and the signal output to the output terminal of the second 3D flip-flop 5 resets the 5-bit counter 3,
상기 제 4D 플립플롭(8)의 출력단으로 출력되는 신호와 제 5D 플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산하는 앤드게이트(13)는 상기 4비트 카운터(9)를 리셋시키고,The AND gate 13 performing an AND operation on the signal output to the output terminal of the 4D flip-flop 8 and the signal output to the output terminal of the 5D flip-flop 10 resets the 4-bit counter 9.
외부 리셋신호와 상기 제 5D 플립플롭(10)의 출력단으로 출력되는 신호를 논리곱 연산하는 앤드게이트(14)는 상기 제 4D 플립플롭(8)을 리셋시키고,The AND gate 14 performing an AND operation on an external reset signal and a signal output to the output terminal of the fifth flip-flop 10 resets the fourth flip-flop 8,
외부 리셋신호와 상기 앤드게이트(13)의 출력신호를 논리곱 연산하는 앤드게이트(15)는 제 5D 플립플롭(10)을 리셋시키고,The AND gate 15 performing an AND operation on the external reset signal and the output signal of the AND gate 13 resets the 5D flip-flop 10.
외부 리셋신호와 상기 앤드게이트(12)의 출력신호를 논리곱 연산하는 앤드게이트(16)는 제 6D 플립플롭(17)을 리셋시킨다.The AND gate 16 performing an AND operation on the external reset signal and the output signal of the AND gate 12 resets the 6D flip-flop 17.
그리고 입력되는 하이신호를 상기 앤드게이트(13)에서 출력되는 일정신호에 동기시키는 제 6D 플립플롭(17)의 출력단을 통해 클램프신호를 출력하도록 하였다.The clamp signal is output through the output terminal of the 6D flip-flop 17 which synchronizes the input high signal with the constant signal output from the AND gate 13.
그러나 상기와 같은 종래의 클램프 신호 발생 회로에 의하여서는 수평 동기신호가 입력되는 경우에만 클램프신호가 출력되므로 그린 온신호만 입력되거나, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 클램프신호를 발생시킬 수 없는 문제점이 있었다.However, according to the conventional clamp signal generating circuit as described above, since the clamp signal is output only when the horizontal synchronization signal is input, only the green on signal is input or when neither the horizontal synchronization signal nor the green on signal is input, the clamp signal is output. There was a problem that could not occur.
이에 따라 본 고안은 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온신호가 입력되는 경우에는 그린 온신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 발생시켜 사용할 수 있도록 한 클램프신호 발생회로를 제공함을 그 목적으로 한다.Accordingly, the present invention creates a clamp signal with the horizontal synchronization signal when the green on signal is not input while the horizontal synchronization signal is input, and clamps the green on signal when the green on signal is input without the horizontal synchronization signal. It is an object of the present invention to provide a clamp signal generating circuit which generates a signal and generates and uses a clamp signal using a flyback pulse when neither a horizontal sync signal nor a green on signal is input.
상기와 같은 목적을 달성하기 위한 본 고안은 수평 동기신호는 제 1익스클루시브 오아게이트를 거쳐 정펄스로 출력되도록 하고,The present invention for achieving the above object is that the horizontal synchronization signal is output as a constant pulse through the first exclusive oragate,
그린 온신호는 두 트랜지스터를 거치면서 반전되도록 하고,The green on signal is reversed through both transistors,
반전된 그린 온신호는 콘덴서와 저항의 미분회로에 의해 미분파형으로 변화되도록 하고,The inverted green on signal is changed to the differential waveform by the differential circuit of the capacitor and the resistor,
상기 미분파형이 트랜지스터에 의해 지연된 부펄스로 되어 제 2익스클루시브 오아게이트에서 정펄스로 출력되도록 하고,The differential waveform is a negative pulse delayed by a transistor to be output as a constant pulse from a second exclusive oragate,
상기 제 1 및 제 2익스클루시브 오아게이트의 출력이 양측으로 입력되는 제 3익스클루시브 오아게이트의 출력은 제 4익스클루시브 오아게이트의 일측과 트랜지스터의 베이스에 인가되도록 하고,The output of the third exclusive ogate in which the outputs of the first and second exclusive orifices are input to both sides is applied to one side of the fourth exclusive oragate and the base of the transistor,
에미터가 접지된 상기 트랜지스터의 콜렉터는 플라이 백신호가 입력되는 제 4익스클루시브 오아게이트의 타측에 연결하여 구성함으로써 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온신호가 입력되는 경우에는 그린 온신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 발생시켜 사용할 수 있도록 한 것이다.The collector of the transistor of which the emitter is grounded is connected to the other side of the fourth exclusive oragate to which the fly vaccine is input, so that when the horizontal sync signal is input and the green on signal is not input, the clamp signal is a horizontal sync signal. If the green on signal is input without the horizontal synchronous signal being input, the clamp signal is made with the green on signal, and if the horizontal synchronous signal and the green on signal are not input, the clamp signal is used by the flyback pulse. It is to be used to generate.
제1도는 종래의 구성을 개략적으로 나타낸 블럭도.1 is a block diagram schematically showing a conventional configuration.
제2도는 본 고안의 전체적인 구성을 나타낸 블럭도.2 is a block diagram showing the overall configuration of the present invention.
제3도는 본 고안의 일실시예에 따른 동작 과정을 나타낸 주요 부분의 파형도.Figure 3 is a waveform diagram of the main part showing the operation process according to an embodiment of the present invention.
제4도는 본 고안의 다른실시예에 따른 동작 과정을 나타낸 주요 부분의 파형도.Figure 4 is a waveform diagram of the main part showing the operation process according to another embodiment of the present invention.
이하 본 고안을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 고안의 전체적인 구성을 나타낸 것으로서,2 shows the overall configuration of the present invention,
수평 동기신호(H-Sync)는 직접 또는 저항(R1) 및 콘덴서(C1)를 통하여 제 1익스클루시브 오아게이트(21)의 양측으로 입력되도록 하고,The horizontal synchronizing signal (H-Sync) is input to both sides of the first exclusive oragate 21 directly or through a resistor (R1) and a capacitor (C1),
그린 온신호(Green On)는 저항(R2)을 거쳐 콜렉터로 구동 전원(Vcc)이 인가되는 트랜지스터(TR1)의 베이스에 인가되도록 하고,The green on signal Green On is applied to the base of the transistor TR1 to which the driving power source Vcc is applied to the collector through the resistor R2,
저항(R3)을 통해 접지된 상기 트랜지스터(TR1)의 에미터에서 저항(R4)과 콘덴서(C2)의 병렬접속을 거쳐 에미터가 접지된 트랜지스터(TR2)의 베이스에 연결하고,In the emitter of the transistor TR1 grounded through the resistor R3, the emitter is connected to the base of the transistor TR2 grounded through a parallel connection of the resistor R4 and the capacitor C2,
저항(R5)을 거쳐 구동 전원(Vcc)이 인가되는 상기 트랜지스터(TR2)의 콜렉터에서 콘덴서(C3)와 저항(R6)을 거쳐 에미터가 접지된 트랜지스터(TR3)의 베이스에 연결하고,The collector of the transistor TR2 to which the driving power supply Vcc is applied via the resistor R5 is connected to the base of the transistor TR3 having the emitter grounded through the capacitor C3 and the resistor R6,
저항(R6)을 거쳐 구동 전원(Vcc)이 인가되는 상기 트랜지스터(TR3)의 콜렉터에서 제 2익스클루시브 오아게이트(22)의 일측으로 입력되도록 하고,The input of the second exclusive oar gate 22 is input from the collector of the transistor TR3 to which the driving power source Vcc is applied via the resistor R6.
타측으로 구동 전원(Vcc)이 인가되는 상기 제 2익스클루시브 오아게이트(22)의 출력은 상기 제 1익스클루시브 오아게이트(21)의 출력과 함께 제 3익스클루시브 오아게이트(23)의 양측으로 입력되도록 하고,The output of the second exclusive orifice 22 to which the driving power supply Vcc is applied to the other side is output of the third exclusive orifice 23 together with the output of the first exclusive orifice 21. To be input on both sides,
상기 제 3익스클루시브 오아게이트(23)의 출력은 제 4익스클루시브 오아게이트(24)의 일측으로 입력되도록 하는 동시에 다이오드(D1) 및 콘덴서(C4)를 거쳐 트랜지스터(TR4)의 베이스에 인가되도록 하고,The output of the third exclusive oragate 23 is input to one side of the fourth exclusive oragate 24 and is applied to the base of the transistor TR4 via the diode D1 and the condenser C4. Make sure,
에미터가 접지된 상기 트랜지스터(TR4)의 콜렉터는 플라이 백신호가 입력되는 제 4익스클루시브 오아게이트(24)의 타측에 연결하여 구성한 것이다.The collector of the transistor TR4 having the emitter grounded is connected to the other side of the fourth exclusive oragate 24 to which the fly vaccine is input.
이와 같이 구성한 본 고안의 클램프신호 발생회로는 수평 동기신호(H-Sync)가 입력되는 제 1익스클루시브 오아게이트(21)에서는 도 3에 도시한 것과 같이 수평 동기신호(H-Sync)의 정극성 또는 부극성의 여부에 관계없이 항상 도 3에 도시한 것과 같이 정펄스가 출력된다.In the clamp signal generating circuit of the present invention configured as described above, in the first exclusive oragate 21 to which the horizontal synchronization signal H-Sync is input, the horizontal synchronization signal H-Sync is fixed as shown in FIG. The positive pulse is always output as shown in FIG. 3 regardless of whether it is polar or negative.
상기 수평 동기신호(H-Sync)가 입력되는 경우 그린 온신호(Green On)는 로우로 입력되면서 제 2익스클루시브 오아게이트(22)의 출력인 로우가 상기 제 1익스클루시브 오아게이트(21)의 출력인 정펄스와 함께 제 3익스클루시브 오아게이트(23)의 양측으로 입력된다.When the horizontal synchronization signal (H-Sync) is input, the green on signal (Green On) is input to the low while the output of the second exclusive oragate 22 is the first exclusive oragate 21 It is input to both sides of the third exclusive oragate 23 together with the positive pulse which is the output of
상기 제 3익스클루시브 오아게이트(23)의 출력인 도 3에 도시한 것과 같은 정펄스는 제 4익스클루시브 오아게이트(24)의 일측으로 입력되도록 하는 동시에, 다이오드(D1) 및 콘덴서(C4)를 거쳐 트랜지스터(TR4)의 베이스에 인가되도록 하여 온시킨다.The positive pulse as shown in FIG. 3, which is the output of the third exclusive orifice 23, is input to one side of the fourth exclusive orifice 24, and at the same time, the diode D1 and the capacitor C4 are provided. Is applied to the base of the transistor TR4 and turned on.
에미터가 접지된 상기 트랜지스터(TR4)의 콜렉터는 플라이 백신호가 입력되는 제 4익스클루시브 오아게이트(24)의 타측에 연결한 상태이므로 트랜지스터(TR4)의 콜렉터로 입력되는 플라이 백신호가 콜렉터-에미터로 그라운드되어 입력되는 제 4익스클루시브 오아게이트(24)의 타측이 로우가 되어 이의 출력에는 도 3에 도시한 것과 같은 정펄스가 클램프신호로 출력된다.Since the collector of the transistor TR4 having the emitter grounded is connected to the other side of the fourth exclusive oragate 24 to which the fly vaccine is input, the fly vaccine input to the collector of the transistor TR4 is the collector-emi. The other side of the fourth exclusive oar gate 24 which is grounded and input to the gate becomes low, and a positive pulse as shown in FIG. 3 is output to the output thereof as a clamp signal.
한편, 수평 동기신호(H-Sync)가 입력되지 않으면서 그린 온신호(Green On)만 입력되는 경우에는 제 1익스클루시브 오아게이트(21)에서 로우가 출력되는 한편,On the other hand, when only the green on signal (Green On) is input without the horizontal synchronization signal (H-Sync) is input, a low is output from the first exclusive oragate 21,
그린 온신호(Green On)는 도 4에 도시한 것과 같은 정펄스로 입력되면서 저항(R2)을 거쳐 콜렉터로 구동 전원(Vcc)이 인가되는 트랜지스터(TR1)의 베이스에 바이어스 전원을 인가하여 온시키고,The green on signal Green On is input with a constant pulse as shown in FIG. 4 and is turned on by applying a bias power to the base of the transistor TR1 to which the driving power supply Vcc is applied to the collector through the resistor R2. ,
상기 트랜지스터(TR1)가 온되면 이의 에미터에서 도 4에 도시한 것과 같은 정펄스가 출력되어 저항(R4)과 콘덴서(C2)의 병렬접속을 거쳐 에미터가 접지된 트랜지스터(TR2)도 온되도록 하여 도 4에 도시한 것과 같은 반전된 부펄스가 출력된다.When the transistor TR1 is turned on, a positive pulse as shown in FIG. 4 is output from the emitter thereof so that the transistor TR2 having the emitter grounded through the parallel connection of the resistor R4 and the capacitor C2 is turned on. Inverted sub pulses as shown in Fig. 4 are output.
상기의 반전된 부펄스는 콘덴서(C3)와 저항(R6)의 미분회로를 경유하는 중에 도 4에 도시한 것과 같은 미분파형으로 트랜지스터(TR3)의 베이스에 바이어스 전원으로 인가된다.The inverted sub-pulse is applied as a bias power source to the base of the transistor TR3 in a differential waveform as shown in FIG. 4 while passing through the differential circuit of the capacitor C3 and the resistor R6.
상기의 미분파형에 의해 트랜지스터(TR3)의 베이스-에미터간 전압이 0.7V 이상인 경우에만 온되면서 이의 콜렉터에서는 도 4에 도시한 것과 같은 부펄스가 소정의 시간동안 지연된 상태로 입력된다.The differential wave form turns on only when the base-emitter voltage of the transistor TR3 is 0.7 V or more, and a negative pulse thereof as shown in FIG. 4 is input in the collector in a delayed state for a predetermined time.
상기 부펄스가 일측으로 입력되는 제 2익스클루시브 오아게이트(22)의 타측으로 구동 전원(Vcc)이 인가되므로 이의 출력에서는 도 4에 도시한 것과 같은 지연된 정펄스가 출력된다.Since the driving power source Vcc is applied to the other side of the second exclusive oragate 22 through which the negative pulse is input to one side, a delayed constant pulse as shown in FIG. 4 is output at the output thereof.
상기 제 2익스클루시브 오아게이트(22)의 출력인 정펄스가 상기 제 1익스클루시브 오아게이트(21)로 부터 로우가 일측으로 입력되는 제 3익스클루시브 오아게이트(23)의 타측으로 입력되므로 이의 출력에서도 정펄스가 출력된다.The positive pulse, which is the output of the second exclusive orifice 22, is input from the first exclusive orifice 21 to the other side of the third exclusive orifice 23 in which a row is input to one side. As a result, a constant pulse is also output from its output.
상기 제 3익스클루시브 오아게이트(23)의 출력인 도 4에 도시한 것과 같은 정펄스는 제 4익스클루시브 오아게이트(24)의 일측으로 입력되도록 하는 동시에, 다이오드(D1) 및 콘덴서(C4)를 거쳐 트랜지스터(TR4)의 베이스에 인가되면서 온시킨다.The positive pulse as shown in FIG. 4, which is the output of the third exclusive orifice 23, is input to one side of the fourth exclusive orifice 24, and at the same time, the diode D1 and the capacitor C4 are provided. Is applied to the base of the transistor TR4 and turned on.
에미터가 접지된 상기 트랜지스터(TR4)의 콜렉터는 플라이 백신호가 입력되는 제 4익스클루시브 오아게이트(24)의 타측에 연결한 상태이므로 트랜지스터(TR4)의 콜렉터로 입력되는 플라이 백신호가 콜렉터-에미터로 그라운드되어 입력되는 제 4익스클루시브 오아게이트(24)의 타측이 로우가 되어 이의 출력에는 도 4에 도시한 것과 같은 정펄스가 클램프신호로 출력된다.Since the collector of the transistor TR4 having the emitter grounded is connected to the other side of the fourth exclusive oragate 24 to which the fly vaccine is input, the fly vaccine input to the collector of the transistor TR4 is the collector-emi. The other side of the fourth exclusive oar gate 24 which is grounded and input to the gate becomes low, and a positive pulse as shown in FIG. 4 is output to the output thereof as a clamp signal.
그리고 수평 동기신호(H-Sync)와 그린 온신호(Green On)가 모두 입력되지 않는 경우에는 제 1익스클루시브 오아게이트(21)의 출력이 로우이고, 제 2익스클루시브 오아게이트(22)의 출력도 로우이므로 이들 로우신호가 양측으로 입력되는 제 3익스클루시브 오아게이트(23)의 출력도 로우가된다.When both the horizontal sync signal H-Sync and the green on signal are not input, the output of the first exclusive oragate 21 is low, and the second exclusive oragate 22 is low. Since the output of is also low, the output of the third exclusive orifice 23 through which these low signals are input to both sides is also low.
상기의 로우가 제 4익스클루시브 오아게이트(24)의 일측으로 입력되는 동시에 다이오드(D1) 및 콘덴서(C4)를 거쳐 트랜지스터(TR4)의 베이스에 인가되므로 트랜지스터(TR4)를 오프시킨다.Since the row is input to one side of the fourth exclusive oragate 24 and is applied to the base of the transistor TR4 via the diode D1 and the capacitor C4, the transistor TR4 is turned off.
그러므로 상기 트랜지스터(TR4)의 콜렉터로 입력되는 플라이 백신호가 제 4익스클루시브 오아게이트(24)의 타측에 입력되면서 일측으로 로우가 입력되므로 제 4익스클루시브 오아게이트(24)의 출력에서 플라이 백신호에 의한 정펄스가 클램프신호로 출력된다.Therefore, since the fly vaccine signal input to the collector of the transistor TR4 is input to the other side of the fourth exclusive oar gate 24, the low vaccine is input to one side, so the fly vaccine call is output at the output of the fourth exclusive oragate 24. The constant pulse by is output as a clamp signal.
따라서 본 고안의 클램프신호 발생회로에 의하여서는 퍼스널 컴퓨터에서 수평 동기신호가 입력되면서 그린 온 신호가 입력되지 않는 경우에는 수평 동기신호로 클램프신호를 만들고, 수평동기신호가 입력되지 않으면서 그린 온신호가 입력되는 경우에는 그린 온신호로 클램프 신호를 만들고, 수평 동기신호와 그린 온신호가 모두 입력되지 않는 경우에는 플라이백 펄스를 이용하여 클램프신호를 만들어 사용하도록 함으로써 퍼스널 컴퓨터에서 수평 동기신호와 그린 온신호가 입력되거나 입력되지 않는 경우에도 클램프신호를 발생시켜 사용할 수 있도록 한 것이다.Therefore, the clamp signal generating circuit of the present invention generates a clamp signal with the horizontal synchronizing signal when the green synchronizing signal is not input while the horizontal synchronizing signal is input from the personal computer, and the green on signal is output without the horizontal synchronizing signal. In case of input, the clamp signal is made of the green on signal, and if neither the horizontal sync signal nor the green on signal is input, the horizontal sync signal and the green on signal are generated by the personal computer. Even if is inputted or not inputted, the clamp signal can be generated and used.
Claims (3)
Priority Applications (1)
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|---|---|---|---|
| KR2019960043790U KR200156832Y1 (en) | 1996-11-29 | 1996-11-29 | Circuit for generating clamp signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019960043790U KR200156832Y1 (en) | 1996-11-29 | 1996-11-29 | Circuit for generating clamp signals |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030656U KR19980030656U (en) | 1998-08-17 |
| KR200156832Y1 true KR200156832Y1 (en) | 1999-09-01 |
Family
ID=19476127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019960043790U Expired - Lifetime KR200156832Y1 (en) | 1996-11-29 | 1996-11-29 | Circuit for generating clamp signals |
Country Status (1)
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| KR (1) | KR200156832Y1 (en) |
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1996
- 1996-11-29 KR KR2019960043790U patent/KR200156832Y1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| KR19980030656U (en) | 1998-08-17 |
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