KR20010112878A - Method for fabricating a semiconductor device - Google Patents
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Abstract
식각비를 이용하여 게이트 전극들 사이에 콘택홀을 형성하기 위한 반도체 장치의 제조 방법이 개시되어 있다. 소스 및 드레인이 형성되어 있는 기판상에 게이트 전극들을 형성한 다음 상기 기판 및 게이트 전극상에 연속적으로 산화막을 형성한다. 그리고 상기 기판 및 산화막의 식각비가 1.0 : 7.5 내지 8.0인 식각 가스를 사용하여 상기 산화막을 식각하여 상기 게이트 전극들 사이의 기판을 노출시키는 콘택홀을 형성한다. 이에 따라 산화막의 균일도를 유지함과 동시에 게이트 전극 사이에 직경이 미세한 콘택홀을 용이하게 형성할 수 있다.A method of manufacturing a semiconductor device for forming contact holes between gate electrodes using an etching ratio is disclosed. Gate electrodes are formed on a substrate on which a source and a drain are formed, and then an oxide film is continuously formed on the substrate and the gate electrode. The oxide layer is etched using an etching gas having an etching ratio of 1.0: 7.5 to 8.0 to form a contact hole for exposing the substrate between the gate electrodes. Accordingly, the contact hole having a small diameter can be easily formed between the gate electrodes while maintaining the uniformity of the oxide film.
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 식각비를 이용하여 게이트 전극들 사이에 콘택홀(contact hole)을 형성하기 위한 반도체 장치의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device for forming contact holes between gate electrodes using an etching ratio.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 상기 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다. 이에 따라 상기 반도체 장치의 집적도 향상을 위한 주요한 기술로서 식각과 같은 미세 가공 기술에 대한 요구도 엄격해지고 있다.In recent years, with the rapid spread of information media such as computers, semiconductor devices are also rapidly developing. In terms of its function, the semiconductor device is required to operate at a high speed and to have a large storage capacity. In response to such demands, manufacturing techniques have been developed for semiconductor devices to improve the degree of integration, reliability, and response speed. Accordingly, the demand for microfabrication techniques such as etching is becoming strict as a main technique for improving the integration degree of the semiconductor device.
상기 식각은 기판상에 형성하는 막들의 소정 부위를 제거하여 콘택홀 또는 비아홀(via hole) 등을 갖는 패턴을 형성하는 기술로서, 대부분 포토레지스트 패턴을 식각 마스크로 사용하고 있다. 그러나, 최근의 반도체 장치는 0.15㎛ 이하의 디자인룰(design rule)을 요구하는 미세 패턴을 갖기 때문에 상기 식각을 수행할 때 상기 식각을 위한 마진(margin) 확보가 용이하지 않다. 이에 따라 상기 식각 마스크 대신 상기 마진을 용이하게 확보할 수 있는 자기 정렬(self align) 또는 식각비 등을 이용하는 식각이 활발하게 진행되고 있다.The etching is a technique of forming a pattern having a contact hole or a via hole by removing a predetermined portion of the films formed on the substrate, and most photoresist patterns are used as an etching mask. However, the recent semiconductor device has a fine pattern requiring a design rule of 0.15 μm or less, so it is not easy to secure a margin for the etching when the etching is performed. Accordingly, etching using a self alignment or an etching ratio, etc., in which the margin is easily secured instead of the etching mask, is being actively performed.
상기 식각비를 이용한 식각은 주로 패턴 형성을 위한 피가공막과 상기 피가공막의 하부에 있는 하부막의 식각 차이를 이용하는 것으로, 게이트 전극들 사이에 콘택홀을 형성할 때 적극적으로 응용하고 있다.The etching using the etch ratio mainly uses the difference in etching between the processed film for pattern formation and the lower film under the processed film, and is actively applied when forming contact holes between gate electrodes.
상기 콘택홀 형성을 살펴보면, 먼저 소스(source) 및 드레인(drain)이 형성되어 있는 기판상에 게이트 전극들을 형성한 다음 상기 기판 및 게이트 전극상에 연속적으로 산화막을 형성한다. 이때 상기 산화막은 열산화막으로서, 상기 기판의 중심 부위보다 주연 부위가 약 200Å 두껍게 형성된다. 이에 따라 상기 중심 부위보다 주연 부위의 산화막이 빠르게 식각되도록 식각 속도를 제어함과 아울러 상기 기판 및 산화막의 식각비를 이용하여 상기 산화막을 식각하여 상기 게이트 전극들 사이에 콘택홀을 형성한다. 이때 상기 식각비를 이용하기 위한 식각 가스로는 CHF3및 CF4를 사용한다.Looking at forming the contact hole, first, gate electrodes are formed on a substrate on which a source and a drain are formed, and then an oxide layer is continuously formed on the substrate and the gate electrode. In this case, the oxide film is a thermal oxide film, and the peripheral portion is formed to be about 200 mm thicker than the central portion of the substrate. Accordingly, the etching rate is controlled to etch the oxide film in the peripheral portion faster than the center portion, and the oxide film is etched using the etching ratio between the substrate and the oxide film to form contact holes between the gate electrodes. In this case, CHF 3 and CF 4 are used as an etching gas to use the etching ratio.
상기 산화막을 식각할 때 상기 CHF3및 CF4를 사용하는 예는 케테이(Cathey et al.) 등에게 허여된 미합중국 특허 제6,013,943호 및 미합중국 특허 6,004,875호 그리고 미츠하시(Mitsuhashi)에게 허여된 미합중국 특허 제5,902,132호에 개시되어 있다.Examples of using the CHF 3 and CF 4 to etch the oxide film include US Pat. No. 6,013,943 to US Pat. No. 6,013,943 and US Pat. No. 6,004,875 to Mitsuhashi, et al. 5,902,132.
상기 미합중국 특허 미합중국 특허 제6,013,943호 및 미합중국 특허 6,004,875호에 의하면, 상기 산화막을 식각할 때 약 35sccm의 CHF3및 약 25sccm의CF4가 혼합되는 혼합 가스를 포함하는 식각 가스를 사용한다.According to the above-mentioned U.S. Patent No. 6,013,943 and U.S. Patent No. 6,004,875, an etching gas including a mixed gas containing about 35 sccm CHF 3 and about 25 sccm CF 4 is used when etching the oxide film.
그러나 상기 산화막의 두께 차이를 보상하기 위한 식각 속도와 상기 콘택홀 형성을 위한 식각비를 동시에 만족할 수 있는 제어가 용이하지 않다. 때문에 상기 식각 속도를 제어하는 식각을 수행함에도 불구하고 상기 식각 이후 산화막 두께 편차를 해소하지 못하는 상황이 빈번하게 발생하고 있다.However, it is not easy to control to simultaneously satisfy the etching rate for compensating the difference in thickness of the oxide layer and the etching ratio for forming the contact hole. Therefore, even though etching is performed to control the etching rate, a situation in which an oxide thickness variation cannot be solved after etching is frequently generated.
이와 같이 두께 편차가 큰 산화막의 형성은 후속되는 공정을 수행할 때 불량의 원인으로 작용한다. 따라서 반도체 장치의 제조에 따른 신뢰도가 저하되는 문제점이 있다.The formation of the oxide film having a large thickness variation as described above acts as a cause of failure in the subsequent process. Therefore, there is a problem that the reliability due to the manufacture of the semiconductor device is lowered.
본 발명의 목적은, 게이트 전극들 사이에 콘택홀을 형성하는 식각 이후 산화막 두께 편차를 최소화하기 위한 반도체 장치의 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of manufacturing a semiconductor device for minimizing an oxide film thickness variation after etching forming a contact hole between gate electrodes.
도 1a 내지 도 1c 는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 2는 중심 부위 및 주연 부위를 포함하는 기판상에 형성되는 산화막의 두께 차이를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining a thickness difference of an oxide film formed on a substrate including a central portion and a peripheral portion.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위한 플라즈마 식각 장치를 나타내는 구성도이다.3 is a block diagram illustrating a plasma etching apparatus for manufacturing a semiconductor device according to an embodiment of the present invention.
도 4는 도 1c의 공정 조건에 의한 식각 이후 중심 부위 및 주연 부위를 포함하는 기판상의 산화막 두께 차이를 설명하기 위한 단면도이다.FIG. 4 is a cross-sectional view illustrating an oxide film thickness difference on a substrate including a center portion and a peripheral portion after etching by the process condition of FIG. 1C.
도 5는 도 1c의 공정 조건에 의한 식각 이후 단위맵당 산화막의 두께를 측정한 결과를 나타내는 도면이다.FIG. 5 is a diagram illustrating a result of measuring a thickness of an oxide film per unit map after etching according to the process conditions of FIG. 1C.
도 6은 도 1c와 다른 공정 조건에 의한 식각 이후 단위맵당 산화막의 두께를 측정한 결과를 나타내는 도면이다.FIG. 6 is a diagram illustrating a result of measuring the thickness of an oxide film per unit map after etching under different process conditions from FIG. 1C.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 20, 40, 50, 60, W : 기판10, 20, 40, 50, 60, W: Board
12 : 소스/드레인 14 : 게이트 전극12 source / drain 14 gate electrode
16, 22a, 22b, 42a, 42b : 산화막16, 22a, 22b, 42a, 42b: oxide film
16a : 산화막 패턴 18 : 콘택홀16a: oxide film pattern 18: contact hole
30 : 챔버 32 : 캐소트30 chamber 32 cathode
34 : 에노드 36 :자계부34: anode 36: magnetic field
상기 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은, 소스 및 드레인이 형성되어 있는 기판상에 게이트 전극들을 형성하는 단계와, 상기 기판 및 게이트 전극상에 연속적으로 산화막을 형성하는 단계와, 상기 기판 및 산화막의 식각비가 1.0 : 7.5 내지 8.0인 식각 가스를 사용하여 상기 산화막을 식각하여 상기 게이트 전극들 사이의 기판을 노출시키는 콘택홀을 형성하는 단계를 포함한다.A semiconductor device manufacturing method of the present invention for achieving the above object comprises the steps of forming a gate electrode on a substrate on which a source and a drain are formed, forming a continuous oxide film on the substrate and the gate electrode; Etching the oxide layer using an etching gas having an etch ratio of the substrate and the oxide layer of about 1.0 to about 7.5 to about 8.0 to form a contact hole exposing the substrate between the gate electrodes.
상기 식각 가스는 CHF3및 CF4가 1 : 1.23 내지 1.27로 혼합되는 혼합 가스를 포함하고, 이외에도 Ar 가스를 포함한다.The etching gas includes a mixed gas in which CHF 3 and CF 4 are mixed at 1: 1.23 to 1.27, in addition to Ar gas.
이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in more detail with reference to the accompanying drawings.
도 1a 내지 도 1c 는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1A to 1C are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.
도 1a를 참조하면, 소스 및 드레인(12)이 형성되어 있는 기판(10)상에 다수의 게이트 전극(14)을 형성한다. 상기 소스 및 드레인(12)은 기판(10)내에 불순물을 주입하여 형성하고, 상기 게이트 전극(12)은 주로 폴리 실리콘막 및 텅스텐 규소막(WSi layer)을 형성한 다음 사진 식각을 통하여 형성한다.Referring to FIG. 1A, a plurality of gate electrodes 14 are formed on a substrate 10 on which a source and a drain 12 are formed. The source and drain 12 are formed by injecting impurities into the substrate 10, and the gate electrode 12 is formed through photolithography after forming a polysilicon film and a tungsten silicon film (WSi layer).
도 1b를 참조하면, 상기 기판(10) 및 게이트 전극(14)상에 연속적으로 산화막(16)을 형성한다. 상기 산화막(16)은 열산화막으로서 약 9,000Å의 두께로 형성한다.Referring to FIG. 1B, an oxide layer 16 is continuously formed on the substrate 10 and the gate electrode 14. The oxide film 16 is a thermal oxide film and is formed to a thickness of about 9,000 kPa.
도 2는 중심 부위 및 주연 부위를 포함하는 기판(20)상에 형성되는 산화막(22)의 두께 차이를 설명하기 위한 단면도이다.2 is a cross-sectional view for explaining a thickness difference of the oxide film 22 formed on the substrate 20 including the central portion and the peripheral portion.
도 2를 참조하면, 상기 기판(20)상의 중심 부위에 형성되는 산화막(22a)의 두께(ℓ1)보다 상기 주연 부위에 형성되는 산화막(22b)의 두께(ℓ2)가 두껍게 형성된다. 즉, 상기 산화막(22a, 22b)은 상기 기판(20)의 중심 부위보다 주연 부위가 약 200Å 두껍게 형성된다. 이에 따라 상기 중심 부위에 형성되는 산화막(22b)이 약 9,000Å의 두께를 갖기 때문에 상기 주연 부위의 산화막(22a)은 약 9,200Å의 두께를 갖는다.Referring to FIG. 2, the thickness ℓ 2 of the oxide film 22b formed at the peripheral portion is thicker than the thickness ℓ 1 of the oxide film 22a formed at the center portion on the substrate 20. In other words, the oxide films 22a and 22b are formed to have a peripheral portion about 200 약 thicker than the central portion of the substrate 20. Accordingly, since the oxide film 22b formed at the center portion has a thickness of about 9,000 mm 3, the oxide film 22a at the peripheral portion has a thickness of about 9,200 mm 3.
도 1c를 참조하면, 상기 산화막(16)을 식각하여 상기 게이트 전극(14)들 사이의 기판(10)을 부분적으로 노출시키는 콘택홀(18)을 갖는 산화막 패턴(16a)을 형성한다. 상기 콘택홀(16a)은 상기 기판(10) 및 산화막(16)의 식각비가 1.0 : 7.8인 식각 가스를 사용하여 형성한다. 이때 상기 산화막(16)의 두께 차이에 대한 보상을 고려하는 식각을 수행해야 한다. 그리고 상기 산화막 패턴(16a)은 이후 금속 배선을 절연하기 위한 층간 절연의 기능을 갖는다.Referring to FIG. 1C, the oxide layer 16 is etched to form an oxide layer pattern 16a having contact holes 18 partially exposing the substrate 10 between the gate electrodes 14. The contact hole 16a is formed using an etching gas having an etching ratio of 1.0: 7.8 between the substrate 10 and the oxide film 16. At this time, etching should be performed to compensate for the difference in thickness of the oxide layer 16. In addition, the oxide layer pattern 16a has a function of interlayer insulation for insulating metal wirings.
상기 산화막(16)의 식각은 플라즈마 식각 장치를 사용하는데, 특히 엠이알아이(MERIE : magnetically enhanced reactive ion etching) 장치를 사용한다.The etching of the oxide layer 16 uses a plasma etching device, in particular, a magnetically enhanced reactive ion etching (MERIE) device.
도 3은 본 발명의 일 실시예에 따른 반도체 장치를 제조하기 위한 플라즈마 식각 장치를 나타내는 구성도이다.3 is a block diagram illustrating a plasma etching apparatus for manufacturing a semiconductor device according to an embodiment of the present invention.
도 3을 참조하면, 챔버(30)가 구비되어 있고, 상기 챔버(30)내에 식각 가스를 제공받아 플라즈마를 생성하기 위한 캐소드(cathode)(32) 및 에노드(anode)(34)가 구비되어 있다. 상기 캐소드(32)는 기판(W)이 놓여지는 척(chuck)의 기능을 갖는다. 그리고 상기 챔버(30) 양측에는 상기 플라즈마를 생성할 때 자계를 형성하기 위한 자계부(36)가 구비되어 있다.Referring to FIG. 3, a chamber 30 is provided, and a cathode 32 and an anode 34 for generating an plasma by receiving an etching gas are provided in the chamber 30. have. The cathode 32 has the function of a chuck on which the substrate W is placed. And both sides of the chamber 30 is provided with a magnetic field portion 36 for forming a magnetic field when generating the plasma.
이에 따라 전계와 직교하는 자계가 형성되어 전자가 자계에 의에 회절되고, 상기 회절에 의해 중성의 원자와 분자가 충돌하여 상기 식각 가스를 이온화시켜 플라즈마를 생성한다.As a result, a magnetic field orthogonal to the electric field is formed, electrons are diffracted by the magnetic field, and by the diffraction, neutral atoms and molecules collide with each other to ionize the etching gas to generate plasma.
상기 콘택홀(18) 형성을 위한 산화막(16)의 식각을 구체적으로 살펴보면, 상기 챔버(30)의 압력은 약 100mTorr를 유지하고, 상기 캐소드(32)와 에노드(34)에는약 600W의 파워를 인가한다. 그리고 식각 가스를 상기 챔버(30)에 제공하여 상기 산화막(16)을 식각한다. 이때 상기 식각 가스는 CHF3및 CF4가 1 : 1.25로 혼합되는 혼합 가스를 포함하는데, 구채적으로는 상기 CHF3를 약 30.00sccm으로 제공하고, 상기 CF4를 약 47.50sccm으로 제공한다. 또한 상기 식각 가스로 Ar을 약 190sccm으로 제공한다.Looking at the etching of the oxide film 16 for forming the contact hole 18 in detail, the pressure of the chamber 30 is maintained at about 100mTorr, the power of about 600W to the cathode 32 and the anode 34 Apply. In addition, an etching gas is provided to the chamber 30 to etch the oxide layer 16. In this case, the etching gas includes a mixed gas in which CHF 3 and CF 4 are mixed in a ratio of 1: 1.25, specifically providing the CHF 3 at about 30.00 sccm, and providing the CF 4 at about 47.50 sccm. In addition, the etching gas provides Ar about 190 sccm.
이에 따라 상기 식각비에 의하여 산화막(16)은 약 1,650Å/min의 식각 속도로 식각되는데, 상기 식각 이후 상기 산화막(16)은 중심 부위가 주연 부위의 두께 차이가 100Å 이내로 균일도를 유지함과 동시에 이방성 식각 특성을 나타낸다.Accordingly, the oxide film 16 is etched at an etching rate of about 1,650 kW / min by the etching rate. After the etching, the oxide film 16 is anisotropic while maintaining the uniformity of the central part in the thickness difference of the peripheral part within 100 kPa. Etch characteristics are shown.
도 4는 중심 부위 및 주연 부위를 포함하는 기판상에 식각 이후 형성되는 산화막의 두께 차이를 설명하기 위한 단면도이다.4 is a cross-sectional view illustrating a thickness difference of an oxide film formed after etching on a substrate including a central portion and a peripheral portion.
도 4는 상기 식각 이후 기판(40)상에 형성되는 산화막(42a, 42b)을 나타낸다. 상기 식각 이후 상기 두께 차이는 중심 부위의 산화막(42b) 두께(ℓ3)보다 주연 부위의 산화막(42a) 두께(ℓ4)가 약 70 내지 100Å 두꺼운 것을 확인할 수 있다.4 shows oxide films 42a and 42b formed on the substrate 40 after the etching. After the etching the thickness difference can be confirmed that the center portion oxide film (42b) the thickness (ℓ 3) is thicker than the oxide film (42a) thickness (ℓ 4) of the peripheral region of about 70 to 100Å.
도 5는 식각 이후 단위맵당 산화막의 두께를 측정한 결과를 나타내는 도면이다. 도면에서 숫자는 단위 맵당의 산화막의 평균 두께로서 단위는 Å이다.5 is a diagram illustrating a result of measuring a thickness of an oxide film per unit map after etching. In the figure, the number is the average thickness of the oxide film per unit map, and the unit is Å.
도 5는 OPTi(상품명)을 사용하여 식각 이후 단위맵당의 기판(50)상의 산화막 두께를 나타낸 결과로서, 상기 중심 부위의 산화막은 약 997 내지 999Å의 두께를 갖고, 상기 주연 부위의 산화막은 약 1,037 내지 1,091Å의 두께를 갖는 것을 확인할 수 있다. 이에 따라 상기 식각 이후 기판(50) 전체의 산화막 두께의 차이는 100Å 이내라는 결론을 얻을 수 있다. 때문에 상기 식각 이전의 중심 부위와 주연 부위의 두께 차이를 보상함과 동시에 이방성 식각 특성을 나타내는 콘택홀을 용이하게 형성할 수 있다. 이에 따라 미세 패턴을 요구하는 최근의 반도체 장치의 제조에 적극적으로 응용할 수 있다.FIG. 5 shows the thickness of the oxide film on the substrate 50 per unit map after etching using OPTi (trade name). The oxide film of the central portion has a thickness of about 997 to 999 kPa, and the oxide film of the peripheral portion is about 1,037. It can be confirmed that it has a thickness of 1,091 Å. Accordingly, it can be concluded that the difference in oxide film thickness of the entire substrate 50 after etching is within 100 kPa. Therefore, it is possible to easily form a contact hole exhibiting anisotropic etching characteristics while compensating for the thickness difference between the central portion and the peripheral portion before the etching. Thereby, it can be actively applied to manufacture of the recent semiconductor device which requires a fine pattern.
도 6은 도 1c와 다른 공정 조건에 의한 식각 이후 단위맵당 산화막의 두께를 측정한 결과를 나타내는 도면이다. 도면에서 숫자는 단위 맵당의 산화막의 평균 두께로서 단위는 Å이다.FIG. 6 is a diagram illustrating a result of measuring the thickness of an oxide film per unit map after etching under different process conditions from FIG. 1C. In the figure, the number is the average thickness of the oxide film per unit map, and the unit is Å.
도 6은 50mTorr의 압력을 유지하고, 600W의 파워를 인가하고, 상기 기판(60) 및 산화막의 식각비가 1 : 12인 식각 가스를 사용하는 공정 조건으로 상기 산화막을 식각한 이후 상기 OPTi을 사용하여 단위맵당 산화막의 두께를 측정한 결과이다.FIG. 6 illustrates that the OPT is used after etching the oxide layer under a process condition using an etching gas having an etching rate of 1: 12 and maintaining the pressure of 50 mTorr, applying 600 W of power. It is the result of measuring the thickness of an oxide film per unit map.
상기 중심 부위의 산화막은 약 1,027 내지 1,030Å의 두께를 갖고, 상기 주연 부위의 산화막은 약 1,079 내지 1,247Å의 두께를 갖는 것을 확인할 수 있다. 이에 따라 상기 식각 이후 기판 전체의 산화막 두께의 차이는 100Å 이상이라는 결론을 얻을 수 있다. 또한 상기 조건으로 산화막을 식각할 경우 상기 식각에 의해 형성되는 콘택홀 저부에는 상기 산화막을 구성하는 산화물 찌거기가 남는다.It can be seen that the oxide film of the central portion has a thickness of about 1,027 to 1,030 GPa, and the oxide film of the peripheral portion has a thickness of about 1,079 to 1,247 GPa. Accordingly, it can be concluded that the difference in the oxide thickness of the entire substrate after etching is 100 kPa or more. In addition, when the oxide film is etched under the above conditions, the oxide residue constituting the oxide film remains at the bottom of the contact hole formed by the etching.
이에 따라 상기 기판 및 산화막의 식각비가 1.0 : 7.8인 식각 가스를 사용하여 상기 산화막을 식각할 경우 상기 식각 이후 중심 부위와 주연 부위의 산화막 두께 차이를 100Å 이내로 확보할 수 있음으서 상기 식각 이전의 중심 부위와 주연 부위의 두께 차이를 충분히 보상할 수 있다. 또한 상기 식각은 이방성 식각 특성을나타냄으로서 상기 콘택홀을 용이하게 형성할 수 있다Accordingly, when the oxide film is etched using an etching gas having an etching ratio of 1.0: 7.8 of the substrate and the oxide film, a difference in the thickness of the oxide film between the center portion and the peripheral portion after etching may be secured to within 100 μs. It is possible to sufficiently compensate for the difference in thickness between the and peripheral portions. In addition, the etching may easily form the contact hole by exhibiting anisotropic etching characteristics.
따라서 본 발명에 의하면, 산화막의 균일도를 유지함과 동시에 게이트 전극 사이에 직경이 미세한 콘택홀을 용이하게 형성할 수 있다. 때문에 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.Therefore, according to the present invention, it is possible to easily form contact holes having a small diameter between the gate electrodes while maintaining the uniformity of the oxide film. Therefore, the effect of improving the reliability according to the manufacture of the semiconductor device can be expected.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the present invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.
Claims (3)
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| KR20010112878A true KR20010112878A (en) | 2001-12-22 |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100776861B1 (en) * | 2005-07-13 | 2007-11-16 | 어플라이드 머티어리얼스, 인코포레이티드 | Improved magnetron sputtering system for large-area substrates |
| KR100792461B1 (en) * | 2004-06-01 | 2008-01-10 | 어플라이드 머티어리얼스, 인코포레이티드 | Method and apparatus for reducing arc during plasma treatment |
| KR100837548B1 (en) * | 2002-12-24 | 2008-06-12 | 동부일렉트로닉스 주식회사 | Disk Stand of Ion Implanter |
| US8002896B2 (en) | 2002-04-25 | 2011-08-23 | Applied Materials, Inc. | Shadow frame with cross beam for semiconductor equipment |
-
2000
- 2000-06-15 KR KR1020000032894A patent/KR20010112878A/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8002896B2 (en) | 2002-04-25 | 2011-08-23 | Applied Materials, Inc. | Shadow frame with cross beam for semiconductor equipment |
| KR100837548B1 (en) * | 2002-12-24 | 2008-06-12 | 동부일렉트로닉스 주식회사 | Disk Stand of Ion Implanter |
| KR100792461B1 (en) * | 2004-06-01 | 2008-01-10 | 어플라이드 머티어리얼스, 인코포레이티드 | Method and apparatus for reducing arc during plasma treatment |
| US7501161B2 (en) | 2004-06-01 | 2009-03-10 | Applied Materials, Inc. | Methods and apparatus for reducing arcing during plasma processing |
| KR100776861B1 (en) * | 2005-07-13 | 2007-11-16 | 어플라이드 머티어리얼스, 인코포레이티드 | Improved magnetron sputtering system for large-area substrates |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20000615 |
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