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KR20010084673A - 저주파 테스터기로도 고속 동작 테스트 가능한 메모리장치 및 그 테스트 방법 - Google Patents

저주파 테스터기로도 고속 동작 테스트 가능한 메모리장치 및 그 테스트 방법 Download PDF

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KR20010084673A
KR20010084673A KR1020000009870A KR20000009870A KR20010084673A KR 20010084673 A KR20010084673 A KR 20010084673A KR 1020000009870 A KR1020000009870 A KR 1020000009870A KR 20000009870 A KR20000009870 A KR 20000009870A KR 20010084673 A KR20010084673 A KR 20010084673A
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Abstract

저주파로 동작하는 테스터기로도 고속 동작 테스트가 가능한 메모리 장치 및 그 테스트 방법이 개시된다. 본 발명은 저주파로 동작하는 테스트기에 연결되어 테스트되는 고속 메모리 장치의 테스트 방법에 있어서, 메모리 셀 영역 내의 메모리 셀들을 테스트하는 제1 단계와, 검증된 메모리 셀 영역 내의 일부분에 테스트 패턴을 로딩하는 제2 단계와, 테스트 패턴으로 메모리 장치의 인터페이스부를 테스트하는 제3 단계를 구비한다. 제1 단계는 저주파로 테스트하여 메모리 셀들의 양·불량을 검증하고, 제3 단계는 테스트 패턴을 인터페이스부의 고속동작에 적합한 포맷으로 변환시키는 단계를 더 구비한다. 따라서, 본 발명에 의하면 저주파로 동작하는 테스터기로 메모리 장치를 테스트를 하더라도 메모리 장치의 고속 동작이 검증가능하며 메모리 장치의 크기는 크게 증가하지 않는다.

Description

저주파 테스터기로도 고속 동작 테스트 가능한 메모리 장치 및 그 테스트 방법{Memory device capable of high speed testing with low frequency tester and the method thereof}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 저주파 테스터기로도 고속 동작 테스트 가능한 메모리 장치 및 그 테스트 방법에 관한 것이다.
일반적으로, 반도체 메모리 장치는 외부 테스터기에 의하여 그 양·불량을 테스트한다. 이 양·불량을 판정하는 방법으로는 메모리 코아 셀(core cell) 영역을 테스트할 때 메모리 셀들에 테스트 패턴(test pattern)을 기입한 후에 메모리 셀 데이터를 독출하여, 독출 데이터와 기입했던 데이터(기대 데이터(expected data))를 비교하는 방법이 있다. 그리하여, 기대 데이터와 독출 데이터가 같으면 양(pass)으로 판정되고, 다르면 불량(fail)으로 판정된다. 그리고, 테스트 패턴은 다양하게 구성되는 데, 메모리 셀을 선택하는 어드레스 시퀀스(address sequence)와 그 메모리 셀에 써넣는 데이터의 형태로 결정된다. 이러한 테스트 패턴의 종류에는 체커 보드(checker board), 칼럼 바(column bar), 로우 바(row bar), 다이어고날(diagonal), 및 마아치(march) 등이 유명하다.
그리고, 메모리 코아 셀 영역과 인터페이스되는 주변 로직(pheriperal logic) 영역을 테스트하는 데 있어서의 테스트 패턴은 폴트 커버리지(fault coverage)와 관련된다. 폴트 커버리지란 예상되는 전체 폴트 수에 대한 검출가능한 폴트 수의 비(ratio)이다. 콘트롤러빌리티(controllability)란 회로 입력으로 셋팅되는 값에 의하여 회로 내의 각 노드들이 특정 신호(specific signal)로 구현될 수 있는 능력을 말한다. 오브절버빌리티(observability)란 회로 입력을 제어함으로써 회로 내의 각 노드의 특정 신호를 결정하고 그 출력을 관찰할 수 있는 능력을 말한다. 콘트롤러빌리티(controllability)와 오브절버빌리티(observability)를 강화함으로써 폴트 커버리지가 향상된다. 그래서 주변 로직(peripheral logic) 영역에 대한 테스트 패턴은 향상된 폴트 커버리지를 갖는 테스트 패턴이어야 한다. 그리고 주변 로직(peripheral logic) 영역은 메모리 코아 셀 영역에서 독출되는 데이터의 경로를 제공하기 때문에, 앞서 설명한 메모리 코아 셀 영역에 대한 테스트 패턴도주변 로직 영역을 테스트하는 데 함께 사용된다.
이러한 테스트 패턴들은 테스트 커버리지(test coverage)를 증대시키게 되며 외부 테스터기(tester)에서 직접 제공될 수도 있다. 이와는 달리, 도 1에 나타낸 바와 같이, 테스트 패턴들이 고속 메모리 장치(10) 내의 롬(ROM)(31)에 저장되었다가 내장된 셀프 테스트(Built-In Self Test, 이하 '비스트(BIST)'라고 칭함) 로직부(32)와 고속 인터페이스부(33)를 통하여 메모리 코아 셀 영역(20)을 테스트할 수도 있다. 롬(ROM)(31), 비스트 로직부(32) 및 고속 인터페이스부(33)는 주변 로직 영역(30)에 속한다. 테스트 커버리지를 높이기 위해서는 많은 테스트 패턴이 필요하게 된다. 그런데, 많은 테스트 패턴을 롬(31)에 저장하게 되면 롬(ROM)의 크기가 커지게 되고, 이에 따라 고속 메모리 장치의 크기도 커지게 된다.
한편, 메모리 장치가 고속화됨에 따라 이 메모리 장치를 테스트하는 테스터기(tester)도 고주파 테스터기인 것이 바람직하다. 그러나, 설비의 활용상 기존의 저주파 테스터기를 이용하여 고속 메모리 장치를 테스트하게 되면, 메모리 코아 셀 영역의 메모리 셀에 대한 검증은 이루어질지라도 실제적인 고속 동작에 대한 검증은 충분하지 못하게 되는 문제점을 지닌다.
따라서, 고속 메모리 장치의 크기를 크게하지 않으면서 고속 동작을 검증할 수 있는 방법이 필요하다.
본 발명의 목적은 저주파 테스터기를 사용하더라도 고속 동작이 검증가능한 고속 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 고속 메모리 장치의 테스트 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 고속 메모리 장치의 블락 다이어그램을 나타내는 도면이다.
도 2는 본 발명의 일실시예에 따른 고속 메모리 장치의 블락 다이어그램을 나타내는 도면이다.
도 3은 도 2의 고속 메모리 장치의 동작을 플로우-챠트(flow-chart)로 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명은 고속 동작되는 메모리 장치에 있어서, 복수개의 메모리 셀들이 배열되는 메모리 셀 영역과, 테스트시 상기 메모리 셀 영역의 일부분에 테스트 패턴을 로딩하는 테스트 모드 제어 로직부와, 상기 테스트 패턴에 따라 상기 메모리 셀 영역과 고속 동작하는 인터페이스부를 구비한다.
바람직하기로, 상기 인터페이스부는 상기 테스트 패턴을 상기 인터페이스부의 입력 가능한 포맷으로 변환시키는 비스트(BIST: Built-In Self Test) 로직부를 더 구비하여, 상기 메모리 장치는 상기 테스트시 저주파로 동작되는 테스터기에 연결되어 고속 동작이 검증된다.
상기 다른 목적을 달성하기 위하여 본 발명은 메모리 장치의 테스트 방법에 있어서, 메모리 셀 영역 내의 메모리 셀들을 테스트하는 제1 단계와, 상기 검증된 메모리 셀 영역 내의 일부분에 테스트 패턴을 로딩하는 제2 단계와, 상기 테스트 패턴으로 상기 메모리 장치의 인터페이스부를 테스트하는 제3 단계를 구비한다. 그리고, 상기 제1 단계는 저주파로 테스트하여 상기 메모리 셀들의 양·불량을 검증하고, 상기 제3 단계는상기 테스트 패턴을 상기 인터페이스부의 고속동작에 적합한 포맷으로 변환시키는 단계를 더 구비하는 것이 적합하다.
이와 같은 본 발명에 의하면, 저주파 테스터기로 메모리 장치를 테스트를 하더라도 메모리 장치의 고속 동작이 검증가능하며 메모리 장치의 크기는 크게 증가하지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 2는 본 발명의 일실시예에 따른 고속 메모리 장치를 나타내는 도면이다. 이를 참조하면, 고속 메모리 장치(110)는 메모리 코아 셀 영역(120)과 주변 로직 영역(130)을 포함한다. 메모리 코아 셀 영역(120)은 복수개의 메모리 셀들이 행들과 열들로 배열되어 있는 메모리 블락이다. 주변 로직 영역(130)은 메모리 코아 셀 영역(120)으로 전달되는 어드레스들, 제어 신호들, 그리고 데이터들의 경로들이 포함되는 영역이다. 특히, 주변 로직 영역(130)에는 테스트 모드 제어 로직부(131), 비스트(BIST) 로직부(132) 및 고속 인터페이스부(133)가 포함된다.
고속 메모리 장치의 테스트시, 테스트 모드 제어 로직부(131)는 외부 테스터기(200)와 연결되어, 테스터기(200)에서 제공되는 테스트 패턴에 따라 고속 메모리 장치(110)를 직접 테스트하거나 테스트 패턴을 메모리 코아 셀 영역(120)의 일부분(A)에 로딩(loading)한다. 비스트 로직부(132)는 메모리 코아 셀 영역(120)의 일부분(A)에 로딩(loading)된 테스트 패턴을 고속 인터페이스부(133)가 수신가능한 포맷(format)으로 변환시킨다. 고속 인터페이스부(133)는 고속 메모리 장치(110)의 동작상 메모리 코아 셀 영역(120) 내의 메모리 셀들과 실제적인 동작이 이루어지는 곳이다.
이러한 고속 메모리 장치(110)의 테스트시 동작은 도 3을 참조하여 다음과같이 기술된다.
첫 번째 단계로, 외부 테스터기(200)에서 제공되는 테스트 패턴들에 의하여 메모리 코아 셀 영역(120) 내 메모리 셀들을 테스트 한다. 이때, 테스터기(200)는 기존의 저주파(low frequency) 장비인 관계로 메모리 셀들은 저주파로 동작 검증된다. 그 결과 불량 셀이 검출되면 고속 메모리 장치는 불량으로 판정되어 버려지거나 불량 셀이 리페어(repair) 가능한 경우에는 이를 구제하는 방법을 통하여 양품으로 사용하게 된다. 저주파 동작 테스트 결과 메모리 셀들이 양품으로 판정되는 경우에는 다음 두 번째 단계로 이동한다.
두 번째 단계는 첫 번째 단계에서 저주파로 동작 검증된 메모리 코아 셀 영역(120)의 일부분(A)에 테스터기(200)로부터 제공되는 소정의 테스트 패턴을 로딩(loading)한다. 이 때의 테스트 패턴은 테스트 커버리지(test coverage)를 증대시킬 수 있는 테스트 패턴으로 고속 인터페이스부(133)의 폴트 커버리지(fault coverage)를 고려한 테스트 패턴인 것이 적합하다.
세 번째 단계는 비스트 로직부(132)를 활성화시켜 메모리 코아 셀 영역(120)의 일부분(A)에 로딩된 테스트 패턴을 고속 인터페이스부(133)로 전달한다. 이 때, 테스트 패턴은 고속 인터페이스부(133)가 수신 가능한 포맷으로 변환된다.
네 번째 단계는 고속 인터페이스부(133)가 변환된 테스트 패턴에 따라 고속동작되는 지 여부를 판정하는 단계로, 고속 동작되면 양품 판정으로 테스트를 마치게 되고 고속 동작되지 않는다면 불량 판정으로 테스트를 마치게 된다.
이와 같은 방법을 통하여, 저주파 테스터기로 고속 메모리 장치(110)를 테스트 하더라도 메모리 코아 셀 영역(120)의 일부분(A)에 로딩된 테스트 패턴을 이용하여 고속 인터페이스부(133)를 동작시킴으로써 고속 메모리 장치(110)의 고속 동작 검증이 가능하다. 그리고 종래의 롬(ROM)에 저장되던 테스트 패턴을 메모리 코아 셀 영역(120) 내의 일부분(A)에 로딩시키기 때문에, 테스트 패턴 저장을 위한 롬(ROM)과 같은 영역은 더 이상 필요없게 된다. 그래서 고속 메모리 장치(110)의 크기는 비록 테스트 패턴을 메모리 코아 셀 영역(120) 내의 일부분(A)에 로딩시키기 위한 테스트 모드 제어 로직부(131)가 존재한다하더라도 그 크기는 종래의 롬(ROM) 영역에 비해 크게 증가하지 않는다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명은 저주파 테스터기로 고속 메모리 장치를 테스트 하더라도 자체적으로 메모리 코아 셀 영역의 일부분에 로딩된 테스트 패턴을 이용하여 고속 인터페이스부를 동작시킴으로써 고속 메모리 장치의 고속 동작이 검증가능하다. 또한, 비록 테스트 패턴을 메모리 코아 셀 영역 내의 일부분에 로딩시키기 위한 테스트 모드 제어 로직부가 존재한다하더라도 그 크기는 종래의 롬 영역에 비해 작기 때문에 고속 메모리 장치의 크기는 증가하지 않는다.

Claims (6)

  1. 고속 동작되는 메모리 장치에 있어서,
    복수개의 메모리 셀들이 배열되는 메모리 셀 영역;
    테스트시 상기 메모리 셀 영역의 일부분에 테스트 패턴을 로딩하는 테스트 모드 제어 로직부; 및
    상기 테스트 패턴에 따라 상기 메모리 셀 영역과 교신하는 인터페이스부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1항에 있어서, 상기 메모리 장치는
    상기 테스트 패턴을 상기 인터페이스부의 입력 가능한 포맷으로 변환시키는 비스트(BIST: Built-In Self Test) 로직부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제1항에 있어서, 상기 메모리 장치는
    상기 테스트시 저주파로 동작되는 테스트기에 연결되어 테스트되는 것을 특징으로 하는 메모리 장치.
  4. 메모리 장치의 테스트 방법에 있어서,
    상기 메모리 장치 내의 메모리 셀 영역의 메모리 셀들을 테스트하는 제1 단계;
    상기 검증된 메모리 셀 영역 내의 일부분에 테스트 패턴을 로딩하는 제2 단계; 및
    상기 테스트 패턴으로 상기 메모리 장치의 인터페이스부를 테스트하는 제3 단계를 구비하는 것을 특징으로 하는 메모리 장치의 테스트 방법.
  5. 제4항에 있어서, 상기 제1 단계는
    저주파로 테스트하여 상기 메모리 셀들의 양·불량을 검증하는 단계인 것을 특징으로 하는 메모리 장치의 테스트 방법.
  6. 제4항에 있어서, 상기 제3 단계는
    상기 테스트 패턴을 상기 인터페이스부의 고속동작에 적합한 포맷으로 변환시키는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 테스트 방법.
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KR100825783B1 (ko) * 2006-10-10 2008-04-29 삼성전자주식회사 테스트 패턴 발생회로 및 이를 구비하는 반도체 메모리장치
US9672883B1 (en) 2016-05-18 2017-06-06 SK Hynix Inc. Semiconductor circuit, serialization/deserialization circuit, and data processing system relating to clock signals

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