KR20010077186A

KR20010077186A - Guard Interval Insertion Device in Orthogonal Frequency Division Multiplexing Type Transmitting System

Info

Publication number: KR20010077186A
Application number: KR1020000004806A
Authority: KR
Inventors: 정영학
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-02-01
Filing date: 2000-02-01
Publication date: 2001-08-17

Abstract

본 발명은 입력 데이터를 저장하기 위하여 입력되는 정보를 순차적으로 저장하는 FIFO소자를 사용하여 빠른 처리 속도를 갖도록 하는 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽입장치에 관한 것이다.The present invention relates to a guard interval insertion apparatus of an orthogonal frequency division multiplexing transmission system using a FIFO element that sequentially stores input information for storing input data so as to have a high processing speed.

본 발명은 SYS_CLK0을 라이트 클럭신호로, SYS_CLK1을 리드 신호로 입력받아 데이터 FIFO(10)가 동작하도록 하고, 상기 데이터 FIFO(10)의 라이트 인에이블신호를 라이트 클락신호로, 리드 인에이블 신호를 리드 클락신호로 입력받아 GI FIFO(20)가 동작하도록 하며, 상기 데이터 FIFO(10)와 GI FIFO(20)의 출력신호를 데이터 먹스(30)에서 먹싱하도록 한 것으로 상기 GI FIFO(20)의 라이트 인에이블 단자에 제1FIFO제어부(40)로부터 GI 라이트 콘트롤 신호를 출력하며, 상기 GI FIFO(20)의 리드 인에이블 단자와 데이터 FIFO(10)의 리드 인에이블 단자에 제2FIFO(50)로부터 각각 상반되는 GI 리드 콘트롤 신호를 출력하도록 한 것이다.According to the present invention, the data FIFO 10 is operated by receiving SYS_CLK0 as a write clock signal and SYS_CLK1 as a read signal, and a write enable signal of the data FIFO 10 as a write clock signal and a read enable signal. The GI FIFO 20 is operated by receiving a clock signal, and the output signals of the data FIFO 10 and the GI FIFO 20 are muxed at the data mux 30 to write in the GI FIFO 20. A GI light control signal is output from the first FIFO control unit 40 to the enable terminal, and the lead enable terminal of the GI FIFO 20 and the lead enable terminal of the data FIFO 10 are respectively opposed to the second FIFO 50. This outputs the GI lead control signal.

Description

Guard Interval Insertion Device in Orthogonal Frequency Division Multiplexing Type Transmitting System

본 발명은 직교 주파수 분할 다중화(OFDM) 방식 송신 시스템의 보호구간 삽입장치에 관한 것으로, 특히 입력 데이터를 저장하기 위하여 입력되는 정보를 순차적으로 저장하는 FIFO(First In First Out)소자를 사용하여 빠른 처리 속도를 갖도록 하는 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽입장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an apparatus for inserting a guard interval in an orthogonal frequency division multiplexing (OFDM) transmission system. In particular, the present invention relates to a fast process using a FIFO (First In First Out) element that sequentially stores input information for storing input data. The present invention relates to a guard interval insertion apparatus for an orthogonal frequency division multiplexing transmission system having a speed.

일반적으로 보호구간 삽입기에 있어서는, 입력 데이터를 저장하기 위하여 램과 같은 메모리 소자를 사용하였다.In general, the protection section inserter uses a memory device such as a RAM to store input data.

도 1은 종래 OFDM 송신 시스템의 구성도이고, 도 2는 OFDM 심볼내에서의 보호구간의 위치를 설명하기 위한 도면이다.1 is a configuration diagram of a conventional OFDM transmission system, and FIG. 2 is a diagram for describing a position of a guard interval in an OFDM symbol.

이에 도시된 바와 같이, 소오스 코더 및 멀티플렉서(61)의 출력신호를 스플리터(62)에서 분리시켜 일측은 먹스(63), 아우터 코더(64), 아우터 인터리버(65), 이너 코더(66), 이너 인터리버(67), 맵퍼(68), 프레임 적용부(69), OFDM(70), 가이드 인터벌(71), D/A콘버터(72), 프론트 앤드(73)로 이루어지는 일련의 구성에 따라 동작되어 신호를 안테나를 통하여 출력하였다.As shown in the drawing, the output signals of the source coder and the multiplexer 61 are separated from the splitter 62 so that one side thereof has a mux 63, an outer coder 64, an outer interleaver 65, an inner coder 66, and an inner. Operated according to a series of configurations comprising the interleaver 67, the mapper 68, the frame application unit 69, the OFDM 70, the guide interval 71, the D / A converter 72, and the front end 73. The signal was output through the antenna.

한편, 상기 스플리터(62)의 또 다른 일측은 먹스(74), 아우터 코더(75), 아우터 인터리버(76), 이너 코더(77)를 통하여 상기 이너 인터리버(67)로 출력되었으며, 상기 프레임 적용부(69)로는 파일롯 및 TPS신호 입력부(78)가 접속되어 파일롯 신호와 TPS신호를 프레임 적용부(69)로 출력하였다.On the other hand, the other side of the splitter 62 is output to the inner interleaver 67 through the mux 74, the outer coder 75, the outer interleaver 76, the inner coder 77, the frame applying unit A pilot and TPS signal input unit 78 is connected to 69 to output a pilot signal and a TPS signal to the frame application unit 69.

먼저, 도 1에 도시된 바와 같은 OFDM시스템은 신호의 송신시 보호구간을 삽입하여 전송한다.First, the OFDM system as shown in FIG. 1 inserts and transmits a guard interval when transmitting a signal.

보호구간은 송신된 수신기에 수신되기 전 예상되는 다중 경로 등의 영향으로 발생하는 에코 등의 채널 왜곡을 보상하여 주기 위한 목적으로 도 2와 같이 OFDM 심볼(Tu구간)의 종단 부분을 다시 OFDM 심볼의 시작점에 삽입하는 순환 확장의 형태(△구간)를 갖는다.The guard period is used to compensate for channel distortions such as echoes caused by multipath effects, which are expected before being received by the transmitted receiver, and then ends the OFDM symbol (Tu section) of the OFDM symbol as shown in FIG. It has a form of circular expansion (△ section) inserted at the starting point.

이 보호구간의 길이는 채널에서의 신호 구간 분산의 정도에 의해 결정된다.The length of this guard interval is determined by the degree of signal interval variance in the channel.

예들 들어, 도시 지역에서는 비도시 지역에 비해 지연시간의 차이가 큰 다중 경로 채널이 생기기 쉬우므로 도시 지역의 통신을 위해서는 보다 넓은 보호구간을 사용한다.For example, in the urban area, since a multipath channel having a large difference in delay time is more likely to occur than the non-urban area, a wider guard interval is used for communication in the urban area.

그러나 이와 같은 방식은 입력 데이터를 저장하고 다시 읽기 위하여 하나의 공유된 데이터 포트와 메모리 내의 주소를 지정하는 어드레스를 사용하므로 최소 2클럭 주기 이상의 처리시간을 요구한다.However, this method requires a processing time of at least two clock cycles because it uses one shared data port and an address addressing in memory to store and read back the input data.

또한, 종래에는 하나의 포트를 공유하여 동작하므로 읽기와 쓰기 동작이 순차적으로 이루어지도록 하기 위한 추가 회로가 필요하였다.In addition, conventionally, since one port is shared, an additional circuit is required to sequentially perform read and write operations.

그리고 메모리의 주소를 처리하기 위하여 읽기와 쓰기를 위한 별도의 주소 발생기 회로를 필요로 하였다.In order to process the address of the memory, a separate address generator circuit for reading and writing was needed.

종래 또 다른 구성으로는, 하나의 포트를 사용하는 범용 램 대신에 2개의 포트를 가지고 있는 듀얼 포트 램을 사용한 구성이 있다.In another conventional configuration, there is a configuration using dual port RAM having two ports instead of a general purpose RAM using one port.

이러한 구성은 단일 포트를 갖는 메모리 구성보다 적은 처리시간을 요구하는 장점이 있으나, 이 또한 메모리 자체내의 어드레스 타임을 요구하므로 빠른 처리 속도를 요구하는 시스템에서는 사용할 수 없는 단점이 있었다.This configuration has the advantage of requiring less processing time than the memory configuration having a single port, but this also requires an address time in the memory itself, which has a disadvantage that cannot be used in a system requiring a high processing speed.

또한, 듀얼 포트 램을 사용하는 구성에서 읽기와 쓰기를 동시에 같은 메모리 내 주소를 처리할 경우 시간에 공유할 수 없으므로 이를 제어하기 위한 추가 회로가 필요하였다.In addition, in the configuration using dual port RAM, if read and write are processed at the same time in the same memory address cannot be shared in time, an additional circuit to control this was needed.

그리고 범용 램을 사용한 구성과 같이 메모리 내의 주소를 처리하기 위하여 읽기와 쓰기를 위한 별도의 주소 발생기 회로를 필요로 하는 문제가 있었다.In addition, there is a problem in that a separate address generator circuit for reading and writing is required to process an address in a memory, such as a configuration using a general-purpose RAM.

본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 안출한 것으로, 본 발명의 목적은, 입력 데이터를 저장하기 위하여 입력되는 정보를 순차적으로 저장하는 FIFO 소자를 사용하여 빠른 처리 속도를 갖도록 하는 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽입장치를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a conventional problem, and an object of the present invention is to use an orthogonal frequency division which has a high processing speed by using a FIFO element that sequentially stores input information for storing input data. The present invention provides a guard interval insertion apparatus for a multiplexing transmission system.

본 발명의 다른 목적은, 입력되는 센 신호에 대해 독립된 입력포트와 쓰기 가능 신호를 사용하고, 출력되는 신호에 대해 독립된 입력포트와 쓰기 가능 신호를 사용하므로 기존의 램을 사용하는 회로에 비해 빠른 처리속도를 갖도록 하는 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽입장치를 제공하는데 있다.Another object of the present invention is to use a separate input port and a writable signal for the input signal, and a separate input port and a writable signal for the output signal, so that the processing is faster than a conventional RAM circuit. The present invention provides a guard interval insertion apparatus for an orthogonal frequency division multiplexing transmission system having a speed.

본 발명의 또 다른 목적은, 범용 램을 사용하는 구성과 듀얼 포트 램을 사용하는 구성에서 공통적으로 요구하는 주소 발생기가 불필요하여 읽기와 쓰기를 위한 제어 회로를 줄일 수 있도록 함으로써 기존의 구성에 비하여 보다 소규모의 회로 면적을 갖는 시스템을 설계할 수 있도록 하는 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽입장치를 제공하는데 있다.It is still another object of the present invention to reduce the number of control circuits for reading and writing since address generators commonly required in the configuration using the general-purpose RAM and the configuration using the dual-port RAM can be used. The present invention provides a guard interval insertion apparatus for an orthogonal frequency division multiplexing transmission system for designing a system having a small circuit area.

도 1은 OFDM 송신 시스템의 구성도1 is a block diagram of an OFDM transmission system

도 2는 OFDM 심볼내에서의 보호구간의 위치를 설명하기 위한 도면2 is a diagram for explaining a position of a guard interval in an OFDM symbol.

도 3은 본 발명의 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽 입장치의 구성도3 is a configuration diagram of a guard interval insertion apparatus of an orthogonal frequency division multiplexing transmission system of the present invention;

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10:데이터 FIFO 20:GI FIFO10: data FIFO 20: GI FIFO

30:데이터 먹스 40:제1FIFO제어부30: data mux 40: first FIFO control unit

50:제2FIFO제어부50: second FIFO control unit

이와 같은 목적을 달성하기 위한 본 발명은 SYS_CLK0을 라이트 클럭신호로, SYS_CLK1을 리드 신호로 입력받아 동작하는 데이터 FIFO와, 상기 데이터 FIFO의 라이트 인에이블신호를 라이트 클락신호로, 리드 인에이블 신호를 리드 클락신호로입력받아 동작하는 GI FIFO와, 상기 데이터 FIFO와 GI FIFO의 출력신호를 먹싱하는 데이터 먹스와, 상기 GI FIFO의 라이트 인에이블 단자에 GI 라이트 콘트롤 신호를 출력하는 제1FIFO제어부와, 상기 GI FIFO의 리드 인에이블 단자와 데이터 FIFO의 리드 인에이블 단자에 각각 상반되는 GI 리드 콘트롤 신호를 출력하는 제2FIFO제어부를 포함하여 구성함을 특징으로 한다.To achieve the above object, the present invention provides a data FIFO operating by receiving SYS_CLK0 as a write clock signal and SYS_CLK1 as a read signal, and a read enable signal of the data enable signal of the data FIFO as a write clock signal. A GI FIFO which is operated as a clock signal, a data mux that muxes the output signals of the data FIFO and the GI FIFO, a first FIFO controller which outputs a GI light control signal to the write enable terminal of the GI FIFO, and the GI FIFO. And a second FIFO control unit for outputting a GI read control signal opposite to the read enable terminal of the FIFO and the read enable terminal of the data FIFO, respectively.

이하, 본 발명의 실시 예를 첨부된 도면을 참고로 하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 직교 주파수 분할 다중화 방식 송신 시스템의 보호구간 삽 입 장치의 구성도로, SYS_CLK0을 라이트 클럭신호로, SYS_CLK1을 리드 신호로 입력받아 동작하는 데이터 FIFO(10)와, 상기 데이터 FIFO(10)의 라이트 인에이블신호를 라이트 클락신호로, 리드 인에이블 신호를 리드 클락신호로 입력받아 동작하는 GI FIFO(20)와, 상기 데이터 FIFO(10)와 GI FIFO(20)의 출력신호를 먹싱하는 데이터 먹스(30)와, 상기 GI FIFO(20)의 라이트 인에이블 단자에 GI 라이트 콘트롤 신호를 출력하는 제1FIFO제어부(40)와, 상기 GI FIFO(20)의 리드 인에이블 단자와 데이터 FIFO(10)의 리드 인에이블 단자에 각각 상반되는 GI 리드 콘트롤 신호를 출력하는 제2FIFO제어부(50)로 구성된다.3 is a configuration diagram of a guard interval insertion apparatus of an orthogonal frequency division multiplexing transmission system according to the present invention. The data FIFO 10 operates by receiving SYS_CLK0 as a write clock signal and SYS_CLK1 as a read signal. The output signal of the data FIFO 10 and the GI FIFO 20 is muxed by the write enable signal 10) as a write clock signal and a read enable signal as a read clock signal. A data mux 30, a first FIFO controller 40 which outputs a GI write control signal to a write enable terminal of the GI FIFO 20, a read enable terminal of the GI FIFO 20 and a data FIFO ( And a second FIFO control unit 50 for outputting the GI read control signals that are opposite to the lead enable terminal of 10).

단, 상기 제1FIFO제어부(40)와 제2 FIFO 제어부(50)에는 각각 카운터가 포함된다.However, each of the first FIFO control unit 40 and the second FIFO control unit 50 includes a counter.

이와 같이 구성된 본 발명의 작용을 설명하면 다음과 같다.Referring to the operation of the present invention configured as described above is as follows.

본 발명은 보호구간 삽입기의 구현시 적용되는 시스템의 사용지역에 따라 변경될 수 있는 보호구간의 길이의 가변성을 고려하여 설계하여야 한다.The present invention should be designed in consideration of the variability of the length of the protective section that can be changed according to the area of use of the system to be applied when implementing the protective section inserter.

본 발명은 크게 FIFO(10)(20)와 FIFO 제어부(40)(50) 및 데이터 먹스(30)로 구성되며, FIFO(10)(20)를 기준으로 FIFO 입력까지의 심볼은 SYS_CLK0으로 처리되고 FIFO 출력이후의 처리는 SYS_CLK1을 이용하므로 데이터 률의 변화가 발생한다.The present invention is largely composed of the FIFO (10) 20, FIFO control unit 40, 50 and the data mux 30, the symbol up to the FIFO input based on the FIFO (10) 20 is processed as SYS_CLK0 Processing after the FIFO output uses SYS_CLK1, resulting in a change in data rate.

상기 FIFO는 2개의 FIFO를 사용하며 이는 저장하는 데이터의 종류에 따라 데이터 FIFO(10)와 GI FIFO(20)로 나누어진다.The FIFO uses two FIFOs, which are divided into a data FIFO 10 and a GI FIFO 20 according to the type of data to be stored.

각 FIFO(10)(20)의 크기는 최소 OFDM 심볼+보호구간, 최대 1OFDM프레임으로 설정한다.The size of each FIFO 10, 20 is set to a minimum OFDM symbol + guard interval, and a maximum of 1 OFDM frame.

먼저 데이터 FIFO(10)에는 항상 쓰기가 가능하도록 하여 입력되는 OFDM심볼은 항상 데이터 FIFO(10)에 저장된다.First, an OFDM symbol inputted to the data FIFO 10 is always stored in the data FIFO 10.

GI FIFO(20)는 입력되는 OFDM 심볼중 보호구간으로 복사할 구간만을 저장한다.The GI FIFO 20 stores only a section to be copied to the guard interval among the input OFDM symbols.

여기서, 각 FIFO(10)(20)는 라이트 클락으로 SYS_CLK0을 사용한 반면 리드 클락으로 이보다 1/4빠른 SYS_CLK1을 사용함으로써 FIFO의 오버플로우(Overflow)를 방지할 수 있도록 한다.Here, each of the FIFOs 10 and 20 uses SYS_CLK0 as the write clock, while SYS_CLK1 is 1/4 faster than the read clock, thereby preventing overflow of the FIFO.

각 FIFO(10)(20)의 제어신호와 연결되어 있는 제1,제2 FIFO 제어부(40)(50)는 2가지의 기능을 수행한다.The first and second FIFO controllers 40 and 50 connected to the control signals of the respective FIFOs 10 and 20 perform two functions.

먼저, 첫번째 기능은 GI FIFO(20)의 쓰기 가능 시점을 제어하는 것이다.First, the first function is to control the write time of the GI FIFO 20.

이는 입력되는 OFDM 심볼의 타임 인덱스를 카운터에 의해 카운트하여 가이드 인터벌로 복사할 구간의 시점을 구하여 이를 GI FIFO(20)의 쓰기 가능 신호로 인가한다.It counts the time index of the input OFDM symbol by the counter, obtains the time point of the section to be copied to the guide interval, and applies it as a writable signal of the GI FIFO 20.

또한, 두번째 기능은 FIFO부의 읽기 가능 신호를 인가한다.In addition, the second function applies a readable signal of the FIFO unit.

초기화시 최소 1개의 OFDM 심볼이 데이터 FIFO(10)와 GI FIFO(20)에 저장되면 먼저 GI FIFO(20)읽기를 인가하여 가이드 인터벌 구간을 출력한 후 데이터 FIFO(10)읽기를 인가하여 저장되어 있던 OFDM 심볼을 출력한다.At initialization, when at least one OFDM symbol is stored in the data FIFO 10 and the GI FIFO 20, the GI FIFO 20 is read first to output the guide interval period, and then the data FIFO 10 is read and stored. The existing OFDM symbol is output.

이때, 2개의 데이터 FIFO(10)와 GI FIFO(20)의 읽기 가능 신호는 서로 낫(NOT)의 관계를 가지므로 서로 번갈아 선택되도록 한다.At this time, since the readable signals of the two data FIFOs 10 and GI FIFOs 20 have a NOT relationship with each other, they are alternately selected.

데이터 먹스(30)는 데이터 FIFO(10)와 GI FIFO(20)로부터의 신호를 선택적으로 출력하는 기능을 수행한다.The data mux 30 selectively outputs signals from the data FIFO 10 and the GI FIFO 20.

이때, 데이터 선택을 위한 제어신호는 제2FIFO 제어부(50)의 GI FIFO읽기 가능 신호와 공유함으로써 FIFO 출력과 연동적으로 동작된다.At this time, the control signal for data selection is operated in conjunction with the FIFO output by sharing with the GI FIFO readable signal of the second FIFO control unit 50.

제어신호에 대한 데이터 먹스(30)의 동작은 다음 표 1과 같다.The operation of the data mux 30 for the control signal is shown in Table 1 below.

MUX 제어신호MUX control signal 선택된 FIFO 출력Selected FIFO Output 00 GIGI 1One 데이터data

즉, 제2FIFO제어부(50)로부터 로우레벨(0)의 제어신호가 출력되면 GI FIFO(20)의 출력신호가 데이터 먹스(30)로 선택되며, 이와 반대로 제2FIFO제어부(50)로부터 하이레벨(1)의 제어신호가 출력되면 데이터 FIFO(10)의 출력신호가 데이터 먹스(30)로 선택되는 것이다.That is, when the low level (0) control signal is output from the second FIFO control unit 50, the output signal of the GI FIFO 20 is selected as the data mux 30, and conversely, the high level (from the second FIFO control unit 50 is selected. When the control signal of 1) is output, the output signal of the data FIFO 10 is selected as the data mux 30.

이상에서 설명한 바와 같은 본 발명은 입력 데이터를 저장하기 위하여 입력되는 정보를 순차적으로 저장하는 FIFO소자를 사용하여 빠른 처리 속도를 갖도록 할 수 있다.As described above, the present invention can have a high processing speed by using a FIFO element that sequentially stores input information for storing input data.

또한, 본 발명은 입력되는 센 신호에 대해 독립된 입력포트와 쓰기 가능 신호를 사용하고, 출력되는 신호에 대해 독립된 입력포트와 쓰기 가능 신호를 사용하므로 기존의 램을 사용하는 회로에 비해 빠른 처리속도를 갖는다.In addition, the present invention uses a separate input port and a writable signal for the input signal, and a separate input port and a writable signal for the output signal, so that the processing speed is faster than that of a conventional RAM circuit. Have

그리고 본 발명은, 범용 램을 사용하는 구성과 듀얼 포트 램을 사용하는 구성에서 공통적으로 요구하는 주소 발생기가 불필요하여 읽기와 쓰기를 위한 제어 회로를 줄일 수 있도록 함으로써 기존의 구성에 비하여 보다 소규모의 회로 면적을 갖는 시스템을 설계할 수 있는 효과가 있다.In addition, the present invention can reduce the number of control circuits for reading and writing since the address generator commonly required in the configuration using the general-purpose RAM and the configuration using the dual-port RAM can reduce the size of the circuit. There is an effect to design a system having an area.

Claims

A data FIFO that operates by receiving SYS_CLK0 as a write clock signal and SYS_CLK1 as a read signal,

A GI FIFO which operates by receiving a write enable signal of the data FIFO as a write clock signal and a read enable signal as a read clock signal;

A data mux for muxing the output signals of the data FIFO and GI FIFO;

A first FIFO controller for outputting a GI light control signal to a write enable terminal of the GI FIFO;

A guard interval insertion apparatus of an orthogonal frequency division multiplexing transmission system comprising a read enable terminal of the GI FIFO, a read enable terminal of the data FIFO, and a second FIFO control unit for outputting a GI lead control signal to the data mux. .

2. The guard interval insertion of an orthogonal frequency division multiplexing transmission system according to claim 1, wherein the control signal of the second FIFO control unit is input to the lead enable terminal of the GI FIFO and the lead enable terminal of the data FIFO, respectively. Device.