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KR20010070331A - 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄베이스를 형성하기 위한 공정 - Google Patents

헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄베이스를 형성하기 위한 공정 Download PDF

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KR20010070331A
KR20010070331A KR1020000080061A KR20000080061A KR20010070331A KR 20010070331 A KR20010070331 A KR 20010070331A KR 1020000080061 A KR1020000080061 A KR 1020000080061A KR 20000080061 A KR20000080061 A KR 20000080061A KR 20010070331 A KR20010070331 A KR 20010070331A
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펭-위 후앙
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포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistor)의 실리콘-게르마늄 베이스(base)를 형성하기 위한 공정이 제공된다. 우선, 트렌치에 의해 포위된 메사(mesa)를 갖는 실리콘 기판이 형성된다. 그 다음, 기판상에 실리콘-게르마늄층이 피착되고 메사에 인접한 실리콘-게르마늄층의 일부가 제거되어 실리콘-게르마늄 베이스를 형성한다. 제2 실시예에서, 본 발명의 공정은 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 형성하는 단계와, 메사에 인접한 트렌치 내에 유전층을 형성하는 단계와, 선택적 에피텍셜 성장(selective epitaxial growth)을 이용하여 메사 상부면상에 실리콘-게르마늄층을 성장시켜 실리콘-게르마늄 베이스를 형성하는 단계를 포함한다.

Description

헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정{PROCESS FOR FORMING A SILICON-GERMANIUM BASE OF A HETEROJUNCTION BIPOLAR TRANSISTOR}
본 발명은 헤테로접합 바이폴라 트랜지스터(heterojunction bipolar transistor)에 관한 것이다. 보다 구체적으로는, 본 발명은 헤테로접합 바이폴라트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정에 관한 것이다.
트랜지스터는 증폭 또는 전자 회로내 장치의 스위칭에 사용된다. 첫번째 응용의 경우, 트랜지스터는 작은 ac 신호를 증폭하는 기능을 한다. 두번째 응용의 경우, 트랜지스터를 점멸하기 위해 작은 전류가 이용된다.
바이폴라 트랜지스터는 근접해 있는 2개의 p-n접합을 갖는 전자 장치이다.바이폴라 트랜지스터는 3개의 영역, 즉, 에미터, 콜렉터, 및 에미터와 콜렉터 사이에 위치한 베이스를 가진다. 이상적으로, 2개의 p-n 접합(에미터-베이스 접합 및 콜렉터-베이스 접합)은 특정 거리만큼 분리된 반도체 물질로된 하나의 층이다. 부근 접합의 바이어스 변경에 의한 하나의 p-n접합 내에서의 전류의 변조는, "바이폴라-트랜지스터 동작"이라 불린다.
3개 영역의 각각에는 외부 단자가 부착될 수 있으며, 이들 단자들을 이용하여 장치에 외부 전압 및 전류가 인가될 수 있다. 에미터와 콜렉터와 n-형으로 도핑되고 베이스가 p-형으로 도핑되면, 이 장치는 "npn" 트랜지스터이다. 그 대안으로, 반대의 도핑 구성이 이용된다면, 이 장치는 "pnp" 트랜지스터이다. npn 트랜지스터의 베이스 영역 내에서 소수 캐리어(즉, 전자)의 이동도는 pnp 트랜지스터의 베이스 영역에서의 정공(hole)의 이동도보다 크기 때문에, npn 트랜지스터와 더불어 고주파 동작과 고속의 성능이 얻어질 수 있다. 따라서, npn 트랜지스터는 집적 회로 제작시에 사용되는 바이폴라 트랜지스터를 다수개 포함한다.
바이폴라 트랜지스터의 수직 크기가 높아짐에 따라, 장치 동작상의 심각한 한계에 직면하게 되었다. 이들 한계를 극복하기 위해 진행중인 한 해결책은 베이스에 사용되는 물질의 밴드갭(band gap)보다 큰 밴드갭을 갖는 에미터 물질로 트랜지스터를 제작하는 것이다. 이와 같은 구조는 헤테로접합 트랜지스터라 불린다.
헤테로 접합을 포함하는 헤테로 구조는 다수 캐리어 장치 및 소수 캐리어 장치 모두에 사용될 수 있다. 다수 캐리어 장치들 중, 에미터가 실리콘으로 형성되고 베이스는 실리콘-게르마늄 합금으로 형성된 헤테로접합 바이폴라 트랜지스터가최근 개발되었다. 실리콘-게르마늄 합금(종종 간단히 실리콘-게르마늄이라 불림)은 실리콘보다 밴드갭이 좁다.
베이스용으로 실리콘-게르마늄을 사용하면 에미터로부터 베이스로의 캐리어 주입 효율을 향상시킬 수 있어, 결과적으로, 실리콘-게르마늄으로된 베이스 내의 불순물 농도가 종래의 실리콘 베이스 내의 불순물 농도보다 높은 경우에도 한 차수이상 전류 이득 "g"가 충분히 높아진다. 실리콘-게르마늄 베이스에서, 베이스의 도핑 레벨을 충분히 높히고 베이스의 폭을 감소시킴으로써 고주파에서의 고성능이 실현될 수 있다. 나아가, (에미터-베이스 확산 시간 τed을 단축시킴으로써) 차단-주파수를 개선시켜, 결과적으로 실리콘-게르마늄 베이스에서 게르마늄 프로파일을 차츰 변화시킴으로써(grading) 고주파 특성을 더 향상시킬 수 가능성이 있다.
진보된 실리콘-게르마늄 바이폴라 상보형 금속-산화물 반도체(BiCMOS) 기술은 헤테로접합 바이폴라 트랜지스터에서 실리콘-게르마늄 베이스를 사용한다. (멀티-GHz와 같은) 고주파 영역에서, GaAs 및 InP와 같은 종래의 합성 반도체들이 고속 유무선 통신 시장을 현재 장악하고 있다. 실리콘-게르마늄 BiCMOS는 전력 증폭기와 같은 장치에서 GaAs에 필적하는 성능을 나타내며, 표준 CMOS를 사용한 헤테로접합 바이폴라 트랜지스터의 집적으로 인해 소위 "시스템 온 칩"을 가능케함으로써 상당한 비용 절감을 약속한다.
실리콘-게르마늄 베이스에서 게르마늄 함량(content)을 더 높히는 것이 유리하다. 그러나, 게르마늄 함량을 높게 하여 고품질의 실리콘-게르마늄 막을 피착하는 것은 주요한 과제가 되어왔다. 게르마늄은 실리콘 격자 상수(lattice constant)보다 약 4%정도 높은 격자 상수를 가진다는 것은 잘 알려져 있다. 실리콘-게르마늄이 실리콘 기판상에서 성장될 때, 실리콘-게르마늄과 실리콘 기판간의 격자 부정합(lattice mismatch)으로 인해 실리콘-게르마늄은 압축 응력(compressive strain)을 받는다. 실리콘-게르마늄 두께가 임계 두께라 알려진 소정의 두께 이상으로 증가하면, 합금 내에서 전위(dislocation)가 발생하는 방향으로 부정합 응력 에너지가 작용한다. 이 전위는 장치 성능, 특히 바이폴라 장치 성능에 악영향을 미쳐 누설 전류가 높아지고 브레이크다운이 낮아진다. 실리콘-게르마늄에서 게르마늄 함량이 증가함에 따라, 더 큰 격자 부정합으로 인해 임계 두께가 감소한다. 게르마늄 성분이 50%인 경우 임계 두께는 약 10㎚가 되어 대부분의 헤테로접합 바이폴라 트랜지스터 베이스층용으로는 너무 얇은 두께가 된다.
예를 들어, 게르마늄 함량이 10%인 실리콘-게르마늄은 약 100㎚의 임계 두께를 가진다. 선행 연구에 의하면, 100㎚ 베이스 두께의 경우, 장치 성능을 열화시키지 않고도 게르마늄 성분이 약 15%까지 증가될 수 있다는 것이 알려져 있다. 게르마늄 성분이 20% 이상 증가하면 실리콘-게르마늄 베이스 내의 부정합 전위(misfit dislocation)로 인해 헤테로접합 바이폴라 트랜지스터 성능의 저하가 발생한다.
실리콘-게르마늄 베이스를 갖는 헤테로접합 바이폴라 트랜지스터를 제조하는 한 공정이, 후까미 사또등에 의한 IEEE Trans. Electrons Devices Vol. 42 pp82-88(1995) "냉벽 UHV/CVD를 이용한 자기정렬 SiGe 베이스 바이폴라 테크놀러지 및광통신에 대한 응용"에서 공개되고 있다. 사또등에 의한 헤테로접합 바이폴라 트랜지스터는 실리콘-게르마늄 베이스를 형성하기 위해 특별히 설계된 구조상에서의 실리콘-게르마늄 베이스막의 선택적 성장법을 이용하고 있다. 그러나, 이 공정은 매우 복잡하며, 아울러, 사또등에 의한 실리콘-게르마늄 베이스는 형성시에 유전체층에 의해 그 측면이 포위되므로 실리콘-게르마늄 베이스의 응력 완화에 영향을 미친다.
다까등에 의한 미국특허 제5,399,511호는, 실리콘-게르마늄 베이스를 갖는 헤테로접합 바이폴라 트랜지스터를 제조하는 또 다른 공정을 제공하고 있다. 불행하게도, 다까등에 의한 공정은 사또등에 의한 공정과 동일한 한계점을 가지고 있다. 구체적으로, 다까등에 의한 실리콘-게르마늄 베이스는 형성시에 유전체층에 의해 그 측면이 포위되므로 실리콘-게르마늄 베이스의 응력 완화에 영향을 미친다.
따라서, 베이스 내에서 게르마늄 함량이 높으며 부정합 전위를 발생시키지 않는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하는 공정이 필요하다.
헤테로접합 바이폴라 트랜지스터에서 실리콘-게르마늄 베이스를 형성하는데 사용되는 종래 공정의 결점으로 인해, 헤테로접합 바이폴라 트랜지스터를 위한 높은 게르마늄 함량을 갖는 실리콘-게르마늄 베이스를 형성하기 위한 새로운 공정이 필요하다. 실리콘-게르마늄 베이스를 형성하기 위한 종래 공정의 단점을 극복하기 위해, 새로운 공정이 제공된다. 본 발명의 목적은 헤테로접합 바이폴라 트랜지스터용의 실리콘-게르마늄 베이스를 형성하기 위한 새로운 공정을 제공하는 것이다.
제1 실시예에서, 실리콘-게르마늄 베이스를 형성하기 위한 공정은 트렌치에 의해 포위된 메사(mesa)를 갖는 실리콘 기판을 형성하는 단계와, 기판 상에 실리콘-게르마늄층을 피착하는 단계와, 메사에 인접한 실리콘-게르마늄층을 제거하여 실리콘-게르마늄 베이스를 형성하는 단계를 포함한다. 제2 실시예에서, 실리콘-게르마늄 베이스를 형성하기 위한 공정은 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 형성하는 단계와, 메사에 인접한 트렌치 내에 유전체층을 형성하는 단계와, 선택적 에피텍셜 성장을 이용하여 메사 상부면에 실리콘-게르마늄층을 성장시켜 실리콘-게르마늄 베이스를 형성하는 단계를 포함한다.
본 발명은 실리콘-게르마늄 베이스를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정도 역시 포함한다. 제1 단계에서, 콜렉터를 갖는 실리콘 기판과 트렌치에 의해 포위된 메사가 형성된다. 그 다음, 메사 상부면상에 실리콘-게르마늄층이 형성되고 실리콘-게르마늄층의 상부면상에 실리콘 질화물층이 형성된다. 그 다음 실리콘-게르마늄 베이스에 인접하게 유전체층이 형성된다. 유전체층이 트렌치를 채우고 실리콘-게르마늄 베이스 측벽의 일부를 노출시키도록 형성된다. 그 다음, 외인성 베이스(extrinsic base)를 유전체상에 형성하되 외인성 베이스가 실리콘-게르마늄 베이스 측벽의 노출된 부분을 피복하도록 형성한다. 그 다음, 실리콘 질화물 캡이 외인성 베이스 상에 형성된다. 외인성 베이스 및 실리콘 질화물 캡의 일부가 제거되어 실리콘 질화물층의 일부를 노출시킨다. 그 다음, 자기정렬 스페이서가 외인성 베이스 및 실리콘 질화물 캡에 인접한 실리콘 질화물층의 일부 상에 형성된다. 그 다음, 실리콘 질화물층의 나머지 노출된 부분이 제거되어 실리콘-게르마늄 베이스 상부면의 일부를 노출시킨다. 그 다음, 에미터가 실리콘-게르마늄 베이스 상부면의 노출된 부분 상에 형성되어 헤테로접합 바이폴라 트랜지스터가 형성된다.
도 1은 콜렉터와, 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 도시하는 도면.
도 2는 기판 상에 형성된 실리콘-게르마늄층을 갖는 도 1의 실리콘 기판을 도시하는 도면.
도 3은 실리콘-게르마늄층 상에 형성된 실리콘 질화물층을 추가로 갖는 도 2의 구조를 도시하는 도면.
도 4는 메사의 상부면에 인접한 실리콘 질화물층 상에 저항이 형성된 후에 도 3의 구조를 도시한 도면.
도 5는 실리콘 질화물층과 실리콘-게르마늄층의 노출된 부분, 즉, 도 4에 도시된 저항에 의해 보호되지 않는 부분을 제거한 후 도 4의 구조를 도시한 도면.
도 6은 유전체층을 갖는 도 5의 구조를 도시한 도면.
도 7은 유전체층을 부분적으로 제거하여 실리콘-게르마늄 측벽의 일부가 노출되도록 한후의 도 6의 구조를 도시하는 도면.
도 8은 유전체층으로 채워진 트렌치에 의해 포위된 메사와, 메사상에 배치된실리콘-게르마늄 베이스를 갖는 실리콘 기판을 도시하는 도면.
도 9은 실리콘-게르마늄 베이스 측벽의 노출된 부분을 피복하며 실리콘 질화물층의 일부를 노출시키는 개구를 갖는 외인성 베이스와, 유전체층상에 형성된 실리콘 질화물 캡을 추가로 갖는 도 7의 구조.
도 10은 자기-정렬 스페이서가 외인성 베이스와 실리콘 질화물 캡에 인접한 실리콘 질화물층의 일부 상에 형성된 후에 도 9의 구조를 도시한 도면.
도 11은 실리콘 질화물층이 제거되고 실리콘-게르마늄 베이스 상부면의 노출된 부분상에 에미터가 형성된 후에 도 10의 구조를 도시한 도면.
도 12는 격리층과, 격리층을 통해 연장되는 콜렉터, 베이스, 및 에미터 접촉부가 형성된 후에 도 11의 구조를 도시한 도면.
본 발명이 도면을 참조하여 기술될 것이다. 모든 도면에서 동일한 참조 번호는 동일한 요소를 가리킨다. 도면은 예시적인 것이지 제한적인 것은 아니며 본 발명의 공정을 보다 용이하게 설명하기 위해 포함된 것이다.
도 1을 참조하여, 본 발명의 공정은 메사(12)를 갖는 실리콘 기판(10)을 형성하는 것으로 시작된다. 메사(12)는 메사 상부면(14)를 가진다. 실리콘 기판(10)은 메사(12)를 둘러싸는 트렌치(16)과 콜렉터(18)을 가진다. 본 발명의 실리콘 기판(10)은, 도 1에 도시된 바와 같이, 당업자에게 잘 알려진 기술을 사용하여 형성될 수 있다. 양호한 실시예에서, 실리콘 기판(10)의 메사(12), 트렌치(16), 및 콜렉터(18)을 형성하되, 콜렉터(18) 및 메사(12)는 남겨두고 실리콘 기판(10)의 일부를 선택적으로 에칭하여 트렌치(16)을 형성한다.
콜렉터(18)은 n-형 또는 p-형중 어느 하나로 도핑될 수 있지만 (이하에서 기술되는 바와 같이) 콜렉터의 도펀트 유형(dopant type)은 실리콘-게르마늄층의 도펀트 유형과는 반대가 되도록 한다. 따라서, 실리콘-게르마늄층이 인 또는 비소와 같은 n-형 도펀트로 도핑되면, 콜렉터(18)은 붕소와 같은 p-형 도펀트로 도핑된다. 역으로, 실리콘-게르마늄층이 p-형 도펀트로 도핑되면, 콜렉터(18)은 n-형 도펀트로 도핑된다. 양호하게는, 콜렉터(18)은 n-형 도펀트(예를 들어, 인 또는 비소)로 도핑된다. 콜렉터(18)은 당업자에게 잘 알려진 종래의 기법을 사용하여 도핑될 수 있다.
본 발명의 공정 중 다음 단계에서, 실리콘-게르마늄층(20)은 실리콘 기판(10) 상에 형성된다. 결과적 구조가 도 2에 도시되어 있다. 도 2에 도시된 바와 같이, 실리콘-게르마늄층(20)은 실리콘 기판(10)의 메사 상부면(14), 트렌치(16), 및 콜렉터(18)을 피복하도록 형성될 수 있다. 양호하게는, 실리콘-게르마늄층(20)은 화학적 증기 피착(CVD) 기술 또는 분자 빔 에피텍셜 성장에 의해 성정된다. CVD는 가사 상태의 성분을 반응시켜 기판 상에 물질 박막을 피착하기 위한 공정이다. CVD 공정은 에피텍셜 막이라 불리는 얇은 단결정 막을 생성하는데 사용될 수 있다.
양호하게는, 실리콘-게르마늄층(20)은 콜렉터(18)의 도펀트 유형과 반대되는 유형의 도펀트로 도핑된다. 양호한 실시예에서, 콜렉터(18)은 n-형으로 도핑되고 실리콘-게르마늄층(20)은 p-형 도펀트로 도핑된다. 실리콘-게르마늄층(20)은 당업자에게 잘 알려진 종래의 기술을 이용하여 도핑될 수 있다.
실리콘-게르마늄층(20)의 형성 이후에, 실리콘-질화물층(30)이 실리콘-게르마늄층(20) 상에 형성된다. 결과적 구조물은 도 3에 도시되어 있다. 실리콘 질화물층(30)은 CVD와 같은 당업자에게 공지된 기술을 사용하여 실리콘-게르마늄층(20) 상에 형성될 수 있다.
본 발명의 공정 중 다음 단계에서, 저항(32)가 메사(12)의 상부면(14)에 인접한 실리콘 질화물층(30) 상에 형성된다. 결과 구조물이 도 4에 도시되어 있다. 저항(32)는 저항과 같이 종래에 사용되는 물질로부터 선택될 수 있으며 당업자에게 잘 알려진 기술을 사용하여 실리콘 질화물층(30) 상에 형성될 수 있다.
저항(32)의 형성 이후에, 본 발명의 공정은 실리콘 질화물층(30) 및 실리콘-게르마늄층(20)의 노출된 부분[즉, 저항(32)에 의해 피복되지 않은 부분]을 제거한다. 실리콘 질화물층(30) 및 실리콘-게르마늄층(20)중 노출된 부분을 제거함으로써, (도 5에 도시된 바와 같이) 메사(12)에 인접한 게르마늄층(20)의 일부가 제거되고 실리콘-게르마늄층(20)중 저항(32)에 의해 피복된 부분은 유지됨으로써, 실리콘-게르마늄 베이스(22)를 형성한다. 실리콘-게르마늄 베이스(22)는 측벽(24)를 가진다.
메사(12)에 인접한 실리콘-게르마늄층(20)의 일부를 제거한 후에, 저항(32)가 제거된다. 도 5는 결과 구조를 도시하고 있다. 실리콘 질화물층(30)과 실리콘-게르마늄층(20)에서 저항(32)에 의해 피복되지 않은 부분은 에칭과 같은 당업자에게 잘 알려진 기술을 사용하여 제거될 수 있다.
본 발명의 다음 공정에서, 유전층(34)는 트렌치(16)을 채우고 실리콘-게르마늄 베이스 측벽(24)의 일부를 피복하도록 형성된다. 유전층(34)는 실리콘 기판(10), 콜렉터(18), 실리콘-게르마늄 베이스(22), 및 실리콘 질화물층(30) 상에 블랭킷층을 피착함으로써 형성될 수 있다. 결과 구조가 도 6에 도시되어 있다. 그 다음, 유전층(34)는 실리콘-게르마늄 베이스(22)의 측벽(24)중 일부가 노출되도록 제거된다. 유전층(34)의 제거는, 에칭과 결합된 기계적-화학적 폴리싱(CMP)과같은 당업자에게 잘 알려진 기술을 이용하여 달성될 수 있다. 유전층(34)는 실리콘 산화물과 같은 종래에 사용되던 유전체층일 수 있다.
도 7은 본 발명의 실리콘-게르마늄 베이스(22)의 한 실시예를 도시한다. 도 7에 도시된 바와 같이, 실리콘-게르마늄(22)는 메사(12)의 상부면(14) 상에 피착된다. 게다가, 실리콘-게르마늄 베이스(22)는 유전체(34)로 채워진 트렌치(16)에 의해 포위된다.
본 발명의 제2 실시예에서, 실리콘-게르마늄 베이스(22)는 선택적 에피텍셜 성장 기술을 사용하여 형성될 수 있다. 우선, 유전체층(34)가 도 1에 도시된 실리콘 기판(10)의 트렌치(16)에 형성된다. 그 다음, 선택적 에피텍셜 성장을 사용하여 메사(12)의 상부면(14) 상에 실리콘-게르마늄 베이스(22)가 형성된다. 결과적 구조가 도 8에 도시되어 있다.
유한-크기의 메사(12) 상에 실리콘-게르마늄 베이스(22)를 형성함으로써, 실리콘-게르마늄 베이스(22)의 임계 두께는 상당히 증가될 수 있다. 이것은 메사 가장자리에 대한 실리콘-게르마늄의 응력 완화 때문이다. 벌크 균일 실리콘 기판과는 대조적으로, 비교적 작은 크기의 실리콘 메사는 실리콘-게르마늄 내에 발생된 전위(dislocation)가 메사 구조의 가장자리쪽으로 이주하도록하여 실리콘-게르마늄이 감소된 장력 및 전위 밀도를 가지게 된다. 약 0.5×2.5㎛의 메사에서, 약 100㎚ 두께의 실리콘-게르마늄 베이스(22) 내의 게르마늄 함량은 약 10% 내지 약 60% 정도 될 수 있다. 양호하게는, 본 발명의 실리콘-게르마늄 베이스(22) 내의 게르마늄 함량은 15% 내지 60%이다. 보다 양호하게는, 실리콘-게르마늄 베이스(22) 내의 게르마늄 성분은 25% 내지 60%이다. 실리콘-게르마늄 베이스(22)는 약 20㎚ 내지 (도 8에서 화살표 H를 따라 도시된) 약 100㎚의 양호한 두께를 가진다. 보다 양호하게는 실리콘-게르마늄 베이스(22)는 약 40㎚ 내지 약 80㎚의 두께를 가진다.
실리콘-게르마늄 베이스(22)의 형성 이후에, 헤테로접합 바이폴라 트랜지스터의 나머지 구성 요소들이 형성되어 헤테로접합 바이폴라 트랜지스터 제조를 완료하게된다. 한 실시예에서, 외인성 베이스(36)이 유전체층(34) 상에 형성되어 실리콘-게르마늄 베이스(22)의 측벽(24)의 노출된 부분을 덮는다. 외인성 베이스(36)은 실리콘 또는 실리콘-게르마늄과 같은 종래에 사용되던 물질로 이루어질 수 있다. 그 다음, 외인성 베이스(36)은 실리콘 질화물 캡(38)에 의해 피복되고, 실리콘 질화물 층(30)의 일부를 노출시키기 위해 개구(40)이 형성된다. 결과 구조가 도 9에 도시되어 있다. 개구(40)은 에칭과 같은 당업자에게 잘 알려진 기술을 사용하여 형성될 수 있다.
본 발명의 공정의 다음 단계에서, 자기-정렬 스페이서(42)가 실리콘 질화물 층(30)의 일부상의 개구(40) 상에서 외인성 베이스(36) 및 실리콘 질화물 캡(38)에 인접하게 형성된다. 자기-정렬 스페이서(42)는 실리콘 이산화물, 실리콘 질화물, 또는 이들의 조합일 수 있으며, 이방성 에칭후 실리콘 이산화물의 컨포멀 피착(conformal deposition)과 같은 당업자에게 잘 알려진 공정을 사용하여 형성될 수 있다. 결과 구조는 도 10에 도시되어 있다.
그 다음, 실리콘 질화물층(30)의 노출된 부분을 개구(40)으로부터 제거하되 실리콘-게르마늄 베이스(22)의 상부면의 일부(48)이 노출되게끔 한다. 그 다음,헤테로접합 바이폴라 트랜지스터(46)을 형성하기 위해 실리콘-게르마늄 베이스(22)의 상부면의 노출된 부분(48) 상에 에미터(44)가 형성된다. 에미터(44)는 폴리실리콘과 같은 종래에 사용되던 물질일 수 있으며, 종래의 기술을 사용하여 형성될 수 있다. 결과적인 구조가 도 11에 도시되어 있다.
에미터(44)는 콜렉터(18)을 도핑하는데 사용된 것과 동일한 도펀트 유형을 사용하여 도핑될 수 있다. 양호하게는, 에미터(44)는 n-형 도펀트로 도핑된다. 에미터(44)는 당업자에게 잘 알려진 기술을 사용하여 도핑될 수 있다.
다음 단계에서, 격리층(50)이 외인성 베이스(36), 실리콘 질화물 캡(38), 및 에미터(44)의 노출된 부분 상에 형성된다. 격리층(50)은 BPSG와 같은 종래의 격리용 물질을 사용할 수도 있다. 격리층(50)의 형성 이후에, 콜렉트 접촉부(52), 실리콘-게르마늄 베이스 접촉부(54), 및 에미터 접촉부(56)을 각각 형성함으로써 콜렉터(18), 실리콘-게르마늄 베이스(22), 및 에미터(44)로의 전기적 접속부가 만들어진다. 콜렉트 접촉부(52), 실리콘-게르마늄 베이스 접촉부(54), 및 에미터 접촉부(56)은 당업자에게 잘 알려진 종래 기술 및 물질을 사용하여 형성될 수 있다. 양호하게는, 콜렉트 접촉부(52), 실리콘-게르마늄 베이스 접촉부(54), 및 에미터 접촉부(56)은 텅스텐을 포함한다. 결과 구조가 도 12에 도시되어 있다.
특정의 실시예를 참조하여 기술되었지만, 본 발명은 결코 도시된 실시예로만 한정되는 것은 아니다. 본 발명의 정신으로부터 벗어나지 않고 다양한 변형이 이루어질 수 있다는 것을 이해하여야 한다.
베이스 내에서 게르마늄 함량이 높으며 부정합 전위를 발생시키지 않는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하는 공정이 제공된다.

Claims (20)

  1. 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스(silicon-germanium base)를 형성하기 위한 공정에 있어서,
    트렌치에 의해 포위된 메사－상기 메사는 상부면을 가짐－를 갖는 실리콘 기판을 형성하는 단계와,
    상기 기판상에 실리콘-게르마늄층을 형성하는 단계와,
    상기 메사에 인접한 실리콘-게르마늄층을 제거하여 상기 실리콘-게르마늄 베이스를 형성하는 단계
    를 포함하는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  2. 제1항에 있어서, 상기 실리콘-게르마늄 베이스는 약 10% 내지 약 60%의 게르마늄 함량을 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  3. 제1항에 있어서, 상기 실리콘-게르마늄 베이스는 약 20㎚ 내지 약 100㎚의 두께를 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  4. 제1항에 있어서, 상기 실리콘-게르마늄 베이스는 약 25% 내지 약 60%의 게르마늄 함량을 가지며 약 40㎚ 내지 약 80㎚의 두께를 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  5. 제1항에 있어서, 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 형성하는 상기 단계는, 상기 실리콘 기판의 일부를 선택적으로 에칭하여 상기 트렌치에 의해 포위된 상기 메사를 형성하는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  6. 제1항에 있어서, 상기 기판상에 상기 실리콘-게르마늄층을 형성하는 상기 단계는, 화학적 증기 피착(chemical vapor deposition) 기술 또는 분자빔 에피텍시(molecular beam epitaxy) 기술로 구성된 그룹으로부터 선택된 기술을 적용하는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  7. 제1항에 있어서, 상기 메사에 인접한 실리콘-게르마늄층을 제거하는 단계는
    상기 실리콘-게르마늄층 상에 실리콘 질화물층을 형성하는 단계와,
    상기 메사의 상부면에 인접한 상기 실리콘 질화물층 상에 저항을 형성하는 단계와,
    상기 실리콘 질화물층과 상기 실리콘-게르마늄층의 노출된 부분을 에칭하되상기 메사에 인접한 상기 실리콘-게르마늄층이 제거되도록 하는 단계
    를 포함하는 공정.
  8. 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정에 있어서,
    트렌치에 의해 포위된 메사－상기 메사는 상부면을 가짐－를 갖는 실리콘 기판을 형성하는 단계와,
    상기 메사에 인접한 상기 트렌치에 유전체층을 형성하는 단계와,
    선택적 에피텍셜 성장을 이용하여 상기 메사 상부면상에 실리콘-게르마늄층을 성장시켜 상기 실리콘-게르마늄 베이스를 형성하는 단계
    를 포함하는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  9. 제8항에 있어서, 상기 실리콘-게르마늄 베이스는 약 10% 내지 약 60%의 게르마늄 함량을 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  10. 제8항에 있어서, 상기 실리콘-게르마늄 베이스는 약 20㎚ 내지 약 100㎚의 두께를 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  11. 제8항에 있어서, 상기 실리콘-게르마늄 베이스는 약 25% 내지 약 60%의 게르마늄 함량을 가지며 약 40㎚ 내지 약 80㎚의 두께를 갖는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  12. 제8항에 있어서, 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 형성하는 상기 단계는, 상기 실리콘 기판의 일부를 선택적으로 에칭하여 상기 트렌치를 형성하는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터의 실리콘-게르마늄 베이스를 형성하기 위한 공정.
  13. 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정에 있어서,
    콜렉터와, 트렌치에 의해 포위된 메사－상기 메사는 상부면을 가짐－를 갖는 실리콘 기판을 형성하는 단계와,
    상부면 및 측벽을 갖는 실리콘-게르마늄 베이스를 상기 메사의 상기 상부면상에 형성하는 단계와,
    상기 실리콘-게르마늄 베이스상에 실리콘 질화물층을 형성하는 단계와,
    상기 실리콘-게르마늄 베이스에 인접한 유전체층－상기 유전체층은 상기 트렌치를 채우며 상기 실리콘-게르마늄 베이스의 상기 측벽의 일부를 노출시킴－을 형성하는 단계와,
    상기 외인성 베이스상에 실리콘 질화물 캡(silicon nitride cap)을 형성하는단계와,
    상기 실리콘 질화물 캡과 상기 외인성 베이스의 일부를 제거하여 상기 실리콘 질화물층의 일부를 노출시키는 단계와,
    상기 외인성 베이스와 상기 실리콘 질화물 캡에 인접한 상기 노출된 실리콘 질화물의 일부상에 자기-정렬 스페이서(self-aligned spacer)를 형성하는 단계와,
    상기 실리콘 질화물층의 나머지 노출된 부분을 제거하여 상기 실리콘-게르마늄 베이스의 상부면의 일부를 노출시키는 단계와,
    상기 실리콘-게르마늄 베이스의 상기 상부면의 노출된 부분을 제거하여 헤테로접합 바이폴라 트랜지스터를 형성하는 단계
    를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  14. 제13항에 있어서,
    콜렉터와, 트렌치에 의해 포위된 메사를 갖는 실리콘 기판을 형성하는 상기 단계는, 상기 실리콘 기판의 일부를 선택적으로 에칭하여 상기 트렌치를 에칭하는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  15. 제13항에 있어서, 상기 실리콘-게르마늄 베이스는 약 10% 내지 약 60%의 게르마늄 함량을 갖는 공정.
  16. 제13항에 있어서, 상기 실리콘-게르마늄 베이스는 약 20㎚ 내지 약 100㎚의두께를 갖는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  17. 제13항에 있어서, 상기 메사의 상기 상부면 상에 실리콘-게르마늄 베이스를 형성하는 상기 단계는,
    상기 기판 상에 실리콘-게르마늄층을 피착(deposit)하는 단계와,
    상기 메사에 인접한 상기 실리콘-게르마늄층을 제거하여 상기 실리콘-게르마늄 베이스를 형성하는 단계
    를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  18. 제17항에 있어서, 상기 기판상에 실리콘-게르마늄층을 피착하는 상기 단계는, 화학적 증기 피착 기술 및 분자빔 에피텍시 기술로 구성된 그룹으로부터 선택된 기술을 적용하는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  19. 제17항에 있어서, 상기 메사에 인접한 실리콘-게르마늄층을 제거하는 상기 단계는,
    상기 메사의 상부면에 인접한 상기 실리콘 질화물층 상에 저항을 형성하는 단계와,
    상기 실리콘 질화물층 및 상기 실리콘-게르마늄층의 노출된 부분을 에칭하되 상기 메사에 인접한 상기 실리콘-게르마늄층이 제거되도록 하는 단계
    를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
  20. 제13항에 있어서, 상기 메사의 상부면상에 실리콘-게르마늄 베이스를 형성하는 상기 단계는, 선택적 에피텍셜 성장을 이용하여 상기 메사의 상기 상부면상에 실리콘-게르마늄층을 성장시키는 단계를 포함하는 헤테로접합 바이폴라 트랜지스터를 제조하기 위한 공정.
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